JPH0946226A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JPH0946226A JPH0946226A JP7214089A JP21408995A JPH0946226A JP H0946226 A JPH0946226 A JP H0946226A JP 7214089 A JP7214089 A JP 7214089A JP 21408995 A JP21408995 A JP 21408995A JP H0946226 A JPH0946226 A JP H0946226A
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- 230000003111 delayed effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 周波数チャネル間隔を小さくしたときの収束
速度の向上を図るための分数分周方式のＰＬＬ周波数シ
ンセサイザでは、ＶＣＯの出力信号の中心周波数近傍に
高いレベルのスプリアスが発生する。 【解決手段】 ＰＬＬ周波数シンセサイザの分周回路７
を複数の分周器７１〜７ｎで構成し、外部発振回路１か
らの周波数信号で動作するタイミング発生回路６によ
り、各分周器７１〜７ｎを１周期毎に順次遅らせて出力
させてＰＬＬループの位相比較器２の帰還信号とする。
高い基準周波数での位相比較が可能となり、チャネル間
隔を小さくした場合でも収束を高速に行うことができ、
かつ分周比が１周期内で一定であるためにＶＣＯ５の出
力を変調することがなく、スプリアスの発生が防止され
る。
速度の向上を図るための分数分周方式のＰＬＬ周波数シ
ンセサイザでは、ＶＣＯの出力信号の中心周波数近傍に
高いレベルのスプリアスが発生する。 【解決手段】 ＰＬＬ周波数シンセサイザの分周回路７
を複数の分周器７１〜７ｎで構成し、外部発振回路１か
らの周波数信号で動作するタイミング発生回路６によ
り、各分周器７１〜７ｎを１周期毎に順次遅らせて出力
させてＰＬＬループの位相比較器２の帰還信号とする。
高い基準周波数での位相比較が可能となり、チャネル間
隔を小さくした場合でも収束を高速に行うことができ、
かつ分周比が１周期内で一定であるためにＶＣＯ５の出
力を変調することがなく、スプリアスの発生が防止され
る。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（位相同期回
路）を用いた周波数シンセサイザに関し、特に周波数チ
ャネル間隔が小さくかつ高速収束化を実現するＰＬＬ周
波数シンセサイザに関する。
路）を用いた周波数シンセサイザに関し、特に周波数チ
ャネル間隔が小さくかつ高速収束化を実現するＰＬＬ周
波数シンセサイザに関する。
【０００２】
【従来の技術】一般にＰＬＬ周波数シンセサイザは、そ
の周波数チャネル間隔を小さくするためにはＰＬＬルー
プの分周比を大きくする必要があり、そのためにＰＬＬ
ループの基準周波数が低くなり、収束の高速化が難しく
なる。この収束の高速化を図るために種々の提案がなさ
れているが、例えば、文献「電子情報通信学会論文誌」
９３年１１月，Ｖｏｌ．Ｊ７６−Ｃ−１，Ｎｏ．１１，
４４５〜４４７ｐ，足立 寿史 他，に分数分周方式を
用いた技術が報告されている。
の周波数チャネル間隔を小さくするためにはＰＬＬルー
プの分周比を大きくする必要があり、そのためにＰＬＬ
ループの基準周波数が低くなり、収束の高速化が難しく
なる。この収束の高速化を図るために種々の提案がなさ
れているが、例えば、文献「電子情報通信学会論文誌」
９３年１１月，Ｖｏｌ．Ｊ７６−Ｃ−１，Ｎｏ．１１，
４４５〜４４７ｐ，足立 寿史 他，に分数分周方式を
用いた技術が報告されている。
【０００３】図３はこの文献に記載されている分数分周
方式による周波数シンセサイザのブロック構成図であ
り、外部発振回路１、位相比較器２、チャージポンプ
３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、
可変分周器１６でＰＬＬループを構成する。また、前記
外部発振回路１の出力に基づいて可変分周器１６の分周
比を可変するアキュムレータ１７が設けられる。このア
キュムレータ１７は、加算器１８、ラッチ１９、制御部
２０とで構成される。
方式による周波数シンセサイザのブロック構成図であ
り、外部発振回路１、位相比較器２、チャージポンプ
３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、
可変分周器１６でＰＬＬループを構成する。また、前記
外部発振回路１の出力に基づいて可変分周器１６の分周
比を可変するアキュムレータ１７が設けられる。このア
キュムレータ１７は、加算器１８、ラッチ１９、制御部
２０とで構成される。
【０００４】この周波数シンセサイザは、アキュムレー
タ１７において、制御部から可変分周器１６に対して分
周比Ｍの設定信号と、加算器１８に対してｋの値を出力
する。基準周波数となる外部発振回路１からのクロック
をラッチ１９がラッチして可加算器１８に順次入力する
ことで、制御部２０からのｋの値を計数する毎に加算器
１８からオーバフローの信号が出力され、このオーバフ
ロー信号により可変分周器１６の分周比をＭ＋１とす
る。オーバフロー信号が発生しないときは分周比Ｍを保
つ。
タ１７において、制御部から可変分周器１６に対して分
周比Ｍの設定信号と、加算器１８に対してｋの値を出力
する。基準周波数となる外部発振回路１からのクロック
をラッチ１９がラッチして可加算器１８に順次入力する
ことで、制御部２０からのｋの値を計数する毎に加算器
１８からオーバフローの信号が出力され、このオーバフ
ロー信号により可変分周器１６の分周比をＭ＋１とす
る。オーバフロー信号が発生しないときは分周比Ｍを保
つ。
【０００５】したがって、図４を参照すると、基準信号
の１周期１／ｆｒを１クロックとし、時間Ｔの間のＬク
ロックの間に一度分周比をＭからＭ＋１に変化させる
と、時間Ｔにおける分周比の平均値はＭ＋１／Ｌで示さ
れ、１／Ｌはｋ／Ｌに拡張して考えることができ、ｋ＝
０，１，２，…とすることによって１／Ｌステップで分
周比を設定することができる。位相比較器２の感度をＫ
PD、ＶＣＯ５の感度をＫｖ、出力周波数をｆｏｕｔ、基
準周波数をｆｒとしたとき、 Ｋｏ＝Ｋｖ・ＤPD／Ｎ＝Ｋｖ・ＫPD／（ｆｏｕｔ／ｆ
ｒ） より、ループゲインＫｏは分周比が小、基準周波数ｆｒ
が高で大となり、収束の時間が短縮されることになる。
の１周期１／ｆｒを１クロックとし、時間Ｔの間のＬク
ロックの間に一度分周比をＭからＭ＋１に変化させる
と、時間Ｔにおける分周比の平均値はＭ＋１／Ｌで示さ
れ、１／Ｌはｋ／Ｌに拡張して考えることができ、ｋ＝
０，１，２，…とすることによって１／Ｌステップで分
周比を設定することができる。位相比較器２の感度をＫ
PD、ＶＣＯ５の感度をＫｖ、出力周波数をｆｏｕｔ、基
準周波数をｆｒとしたとき、 Ｋｏ＝Ｋｖ・ＤPD／Ｎ＝Ｋｖ・ＫPD／（ｆｏｕｔ／ｆ
ｒ） より、ループゲインＫｏは分周比が小、基準周波数ｆｒ
が高で大となり、収束の時間が短縮されることになる。
【０００６】
【発明が解決しようとする課題】このような分数分周方
式のＰＬＬ周波数シンセサイザでは、分周比が時間Ｔを
基本周期として変化し、１／Ｔとその整数倍の周波数成
分が位相比較器の出力成分に表れ、ＶＣＯの出力信号が
変調される。このため、ＶＣＯの出力信号の中心周波数
近傍に、周波数１／Ｔを基本とする高いレベルのスプリ
アスが発生するという問題がある。本発明は、周波数チ
ャネル間隔を小さくするとともに収束の高速化を実現
し、かつスプリアスの発生を抑制したＰＬＬ周波数シン
セサイザを提供することを目的としている。
式のＰＬＬ周波数シンセサイザでは、分周比が時間Ｔを
基本周期として変化し、１／Ｔとその整数倍の周波数成
分が位相比較器の出力成分に表れ、ＶＣＯの出力信号が
変調される。このため、ＶＣＯの出力信号の中心周波数
近傍に、周波数１／Ｔを基本とする高いレベルのスプリ
アスが発生するという問題がある。本発明は、周波数チ
ャネル間隔を小さくするとともに収束の高速化を実現
し、かつスプリアスの発生を抑制したＰＬＬ周波数シン
セサイザを提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、電圧制御発振
器と、この電圧制御発振器の出力周波数信号を分周する
分周回路と、この分周された信号と外部発振周波数信号
との位相を比較する位相比較器と、この位相差信号に基
づいて前記電圧制御発振器の制御電圧を生成する手段と
を備えるＰＬＬ周波数シンセサイザにおいて、分周回路
は分周比が等しくかつ分周出力が前記外部発振周波数信
号の１周期分の時間差をおいて分周信号を出力する複数
個の分周器で構成され、これら分周器の出力を帰還信号
として位相比較器に入力する構成とする。
器と、この電圧制御発振器の出力周波数信号を分周する
分周回路と、この分周された信号と外部発振周波数信号
との位相を比較する位相比較器と、この位相差信号に基
づいて前記電圧制御発振器の制御電圧を生成する手段と
を備えるＰＬＬ周波数シンセサイザにおいて、分周回路
は分周比が等しくかつ分周出力が前記外部発振周波数信
号の１周期分の時間差をおいて分周信号を出力する複数
個の分周器で構成され、これら分周器の出力を帰還信号
として位相比較器に入力する構成とする。
【０００８】前記分周回路を構成する複数の分周器は、
イネーブル信号が入力されたときに分周信号を出力する
ように構成され、各分周器に対して外部発振周波数信号
の１周期分の時間差でそれぞれイネーブル信号を入力さ
せるタイミング発生回路を備えることが好ましい。ま
た、このタイミング発生回路は、外部周波数信号をクロ
ック信号とし、制御信号が入力されたときにイネーブル
信号を出力するように動作される分周器と同数のフリッ
プフロップを縦続接続し、先頭のフリップフロップに入
力された制御信号が順次次段のフリップフロップに入力
されるように構成されることが好ましい。
イネーブル信号が入力されたときに分周信号を出力する
ように構成され、各分周器に対して外部発振周波数信号
の１周期分の時間差でそれぞれイネーブル信号を入力さ
せるタイミング発生回路を備えることが好ましい。ま
た、このタイミング発生回路は、外部周波数信号をクロ
ック信号とし、制御信号が入力されたときにイネーブル
信号を出力するように動作される分周器と同数のフリッ
プフロップを縦続接続し、先頭のフリップフロップに入
力された制御信号が順次次段のフリップフロップに入力
されるように構成されることが好ましい。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の一実施形態のブロッ
ク回路図である。基準周波数ｆｒを出力する外部発振回
路１、位相比較器２、チャージポンプ３、ループフィル
タ４、ＶＣＯ５は従来構成と同じである。前記外部発振
回路１の外部発振周波数信号ｆｒは基準信号用フリップ
フロップ（ＦＦ）１０を介して位相比較器２に入力さ
れ、ＶＣＯ５の出力の一部はこの基準信号用ＦＦ１０の
クロックとして入力される。また、ＶＣＯ５の出力はｎ
個（ｎは２以上の整数）の分周器７１〜７ｎからなる分
周回路７に入力され、各分周器７１〜７ｎの出力はオア
ゲート８に入力され、このオアゲート８を介して前記位
相比較器２に入力される。
参照して説明する。図１は本発明の一実施形態のブロッ
ク回路図である。基準周波数ｆｒを出力する外部発振回
路１、位相比較器２、チャージポンプ３、ループフィル
タ４、ＶＣＯ５は従来構成と同じである。前記外部発振
回路１の外部発振周波数信号ｆｒは基準信号用フリップ
フロップ（ＦＦ）１０を介して位相比較器２に入力さ
れ、ＶＣＯ５の出力の一部はこの基準信号用ＦＦ１０の
クロックとして入力される。また、ＶＣＯ５の出力はｎ
個（ｎは２以上の整数）の分周器７１〜７ｎからなる分
周回路７に入力され、各分周器７１〜７ｎの出力はオア
ゲート８に入力され、このオアゲート８を介して前記位
相比較器２に入力される。
【００１０】前記分周器７１〜７ｎはＶＣＯ５の発振出
力ｆVCO を出力周波数のチャネル間隔Δｆにまで分周す
る同期型分周器で、それぞれタイミング発生回路６のイ
ネーブル信号出力ＥＮ１〜ＥＮｎによりイネーブルされ
る。タイミング発生回路６は分周器の数と同数のｎ個の
ＦＦ６１〜６ｎによって構成されており、制御回路９に
より制御される。すなわち、各ＦＦ６１〜６ｎは制御回
路９においてチャネル切換え動作時に発生する動作信号
Ｓをリセット入力とし、外部発振周波数信号ｆｒをクロ
ック入力とする。また、第１のＦＦ６１は動作信号Ｓを
Ｄ入力とし、次段以降のＦＦ６２〜６ｎは順次その前段
のＦＦの出力をＤ入力とする。したがって、このような
ＦＦの縦続接続により、各ＦＦ６１〜６ｎは外部発振周
波数信号ｆｒの立ち上がりに対応して１周期毎にずれた
タイミングでイネーブル信号ＥＮ１〜ＥＮｎをそれぞれ
対応する分周器７１〜７ｎに送ることになる。
力ｆVCO を出力周波数のチャネル間隔Δｆにまで分周す
る同期型分周器で、それぞれタイミング発生回路６のイ
ネーブル信号出力ＥＮ１〜ＥＮｎによりイネーブルされ
る。タイミング発生回路６は分周器の数と同数のｎ個の
ＦＦ６１〜６ｎによって構成されており、制御回路９に
より制御される。すなわち、各ＦＦ６１〜６ｎは制御回
路９においてチャネル切換え動作時に発生する動作信号
Ｓをリセット入力とし、外部発振周波数信号ｆｒをクロ
ック入力とする。また、第１のＦＦ６１は動作信号Ｓを
Ｄ入力とし、次段以降のＦＦ６２〜６ｎは順次その前段
のＦＦの出力をＤ入力とする。したがって、このような
ＦＦの縦続接続により、各ＦＦ６１〜６ｎは外部発振周
波数信号ｆｒの立ち上がりに対応して１周期毎にずれた
タイミングでイネーブル信号ＥＮ１〜ＥＮｎをそれぞれ
対応する分周器７１〜７ｎに送ることになる。
【００１１】各分周器７１〜７ｎはイネーブル信号ＥＮ
１〜ＥＮｎが立ち上がると、発振出力ｆVCO をＮ分周し
た信号ｆVCO ／Ｎ１〜ｆVCO ／Ｎｎを出力する。各イネ
ーブル信号ＥＮ１〜ＥＮｎは前記したように外部発振周
波数信号ｆｒに応じてずれたタイミングで出力されるた
め、各分周器における初パルスは約１／ｆｒずつ遅れる
ことになる。１／ｆｒからのずれは最大１／ｆVCO であ
る。この分周器出力はオアゲート８で論理積がとられ、
帰還信号ｆｏとして位相比較器２に入力される。
１〜ＥＮｎが立ち上がると、発振出力ｆVCO をＮ分周し
た信号ｆVCO ／Ｎ１〜ｆVCO ／Ｎｎを出力する。各イネ
ーブル信号ＥＮ１〜ＥＮｎは前記したように外部発振周
波数信号ｆｒに応じてずれたタイミングで出力されるた
め、各分周器における初パルスは約１／ｆｒずつ遅れる
ことになる。１／ｆｒからのずれは最大１／ｆVCO であ
る。この分周器出力はオアゲート８で論理積がとられ、
帰還信号ｆｏとして位相比較器２に入力される。
【００１２】この構成によれば、ＰＬＬループの基準信
号としての外部発振周波数信号ｆｒの１周期毎に遅れて
順次イネーブルされるｎ個の分周器７１〜７ｎの出力を
オアゲート８において論理積を取り、各分周器において
チャネル間隔であるΔｆまで分周した信号をＮ段重ね合
わせた信号を帰還信号とすることになる。このため、ｎ
×Δｆの高い基準周波数で位相比較を行うことになり、
チャネル間隔を小さくした場合でも収束を高速に行うこ
とが可能となる。また、この構成では分周比が１周期内
で変化することがなく一定であるため、ＶＣＯの出力を
変調するおそれがなく、スプリアスが発生することがな
い。
号としての外部発振周波数信号ｆｒの１周期毎に遅れて
順次イネーブルされるｎ個の分周器７１〜７ｎの出力を
オアゲート８において論理積を取り、各分周器において
チャネル間隔であるΔｆまで分周した信号をＮ段重ね合
わせた信号を帰還信号とすることになる。このため、ｎ
×Δｆの高い基準周波数で位相比較を行うことになり、
チャネル間隔を小さくした場合でも収束を高速に行うこ
とが可能となる。また、この構成では分周比が１周期内
で変化することがなく一定であるため、ＶＣＯの出力を
変調するおそれがなく、スプリアスが発生することがな
い。
【００１３】次に、動作の一例を図２を参照して説明す
る。ここで、チャネル間隔２００ＫＨｚ、発振周波数９
９９．８ＭＨｚでの同期を考える。分周回路７の分周器
の個数ｎを５とし、ｆｒ＝１ＭＨｚとする。ここで、Ｎ
＝４９９９でｆVCO ／Ｎ＝２００ＫＨｚとする。いま、
仮にｆｒとｆVCO ／Ｎ（１）信号の立ち上がり位相が合
っていたとすると、ｆVCO ／Ｎ２信号はｆVCO ／Ｎ１に
対し、ｆVCO の１０００周期目、ｆVCO ／Ｎ３〜ｆVCO
／Ｎ５も１つ前のｆVCO ／Ｎに対しｆVCO の１０００周
期目に立ち上がるが、ｆVCO ／Ｎ１の２番目のパルスは
ｆVCO ／Ｎ５の初パルスよりｆVCO の９９９周期目に立
ち上がることになる。これは、発振周波数９９９．８Ｍ
Ｈｚ≦ｆｏｕｔ＜１０００、２ＭＨｚでは間隔は全て１
０００周期、９９９．７５ＭＨｚ≦ｆｏｕｔ＜９９９．
８ＭＨｚにおいては、ｆVCO ／Ｎ４とｆVCO ／Ｎ５間隔
が９９９周期となる。
る。ここで、チャネル間隔２００ＫＨｚ、発振周波数９
９９．８ＭＨｚでの同期を考える。分周回路７の分周器
の個数ｎを５とし、ｆｒ＝１ＭＨｚとする。ここで、Ｎ
＝４９９９でｆVCO ／Ｎ＝２００ＫＨｚとする。いま、
仮にｆｒとｆVCO ／Ｎ（１）信号の立ち上がり位相が合
っていたとすると、ｆVCO ／Ｎ２信号はｆVCO ／Ｎ１に
対し、ｆVCO の１０００周期目、ｆVCO ／Ｎ３〜ｆVCO
／Ｎ５も１つ前のｆVCO ／Ｎに対しｆVCO の１０００周
期目に立ち上がるが、ｆVCO ／Ｎ１の２番目のパルスは
ｆVCO ／Ｎ５の初パルスよりｆVCO の９９９周期目に立
ち上がることになる。これは、発振周波数９９９．８Ｍ
Ｈｚ≦ｆｏｕｔ＜１０００、２ＭＨｚでは間隔は全て１
０００周期、９９９．７５ＭＨｚ≦ｆｏｕｔ＜９９９．
８ＭＨｚにおいては、ｆVCO ／Ｎ４とｆVCO ／Ｎ５間隔
が９９９周期となる。
【００１４】一方、基準信号としては、発振出力ｆVCO
をクロック入力とするＦＦ１０により外部発振周波数信
号ｆｒをｆVCO の立ち上がり位相と合わせたｆｒ′信号
を位相比較器２に入力する。ｆVCO ／Ｎ１〜ｆVCO ／Ｎ
５の信号と同様に、ｆｒ′の１パルス目から５パルス目
の立ち上がりはｆVCO ／Ｎ１〜ｆVCO ／Ｎ５の立ち上が
りと一致し、したがって位相比較信号はｆｒ′の６パル
ス目以降、即ちｆVCO／Ｎ１の２番目のパルスとの位相
ずれから出力されることになり、発振周波数が９９９．
６ＭＨｚ＜ｆｏｕｔ＜１０００ＭＨｚ、すなわち９９
９．８ＭＨｚ±２００ヘルツ内の場合、ｆVCO の１００
０、或いは９９９周期おきに位相比較出力が発生するこ
とになり、ここで位相比較の基準周波数はｆVCO ／１０
００〜ｆVCO ／９９９≒ｆｒとなる。
をクロック入力とするＦＦ１０により外部発振周波数信
号ｆｒをｆVCO の立ち上がり位相と合わせたｆｒ′信号
を位相比較器２に入力する。ｆVCO ／Ｎ１〜ｆVCO ／Ｎ
５の信号と同様に、ｆｒ′の１パルス目から５パルス目
の立ち上がりはｆVCO ／Ｎ１〜ｆVCO ／Ｎ５の立ち上が
りと一致し、したがって位相比較信号はｆｒ′の６パル
ス目以降、即ちｆVCO／Ｎ１の２番目のパルスとの位相
ずれから出力されることになり、発振周波数が９９９．
６ＭＨｚ＜ｆｏｕｔ＜１０００ＭＨｚ、すなわち９９
９．８ＭＨｚ±２００ヘルツ内の場合、ｆVCO の１００
０、或いは９９９周期おきに位相比較出力が発生するこ
とになり、ここで位相比較の基準周波数はｆVCO ／１０
００〜ｆVCO ／９９９≒ｆｒとなる。
【００１５】さらに、周波数間隔が大きい切換え同期時
には、同様に分周器数ｎのとき、ｎ＋１以降の基準信号
ｆｒ′パルスにおいて位相比較信号が出力され、前記の
ように同期周波数±１チャネル間隔の範囲に入ったとき
に、ｆVCO ／Ｎ１〜ｆVCO ／Ｎｎの間隔は１／ｆVCO ×
Ｎ／ｎ（ただし、Ｎ／ｎは整数）で常に等間隔とは限ら
ず、最大１／ｆVCO の間隔差を有する。ｆｒ＝同期周波
数×ｎ／Ｎであるが、ｆVCO との初期位相同期によるｆ
ｒ′信号との間で位相比較を行うことにより、分周比Ｎ
が分周器数ｎで割り切れない値でｆVCO ／Ｎ１〜ｆVCO
／Ｎｎが等間隔でなく、１／ｆVCO だけずれている場合
でも、ｆｒ′基準信号も同様にｆVCO に立ち上がり位相
を合わせた非等間隔信号であり、同期収束時には各対応
パルスの立ち上がりが一致することにより位相比較信号
は出力されない。このＰＬＬ周波数シンセサイザにおけ
る位相比較の基準周波数はｆｒ′≒ｆｒと考えることが
できる。
には、同様に分周器数ｎのとき、ｎ＋１以降の基準信号
ｆｒ′パルスにおいて位相比較信号が出力され、前記の
ように同期周波数±１チャネル間隔の範囲に入ったとき
に、ｆVCO ／Ｎ１〜ｆVCO ／Ｎｎの間隔は１／ｆVCO ×
Ｎ／ｎ（ただし、Ｎ／ｎは整数）で常に等間隔とは限ら
ず、最大１／ｆVCO の間隔差を有する。ｆｒ＝同期周波
数×ｎ／Ｎであるが、ｆVCO との初期位相同期によるｆ
ｒ′信号との間で位相比較を行うことにより、分周比Ｎ
が分周器数ｎで割り切れない値でｆVCO ／Ｎ１〜ｆVCO
／Ｎｎが等間隔でなく、１／ｆVCO だけずれている場合
でも、ｆｒ′基準信号も同様にｆVCO に立ち上がり位相
を合わせた非等間隔信号であり、同期収束時には各対応
パルスの立ち上がりが一致することにより位相比較信号
は出力されない。このＰＬＬ周波数シンセサイザにおけ
る位相比較の基準周波数はｆｒ′≒ｆｒと考えることが
できる。
【００１６】
【発明の効果】以上説明したように本発明は、ＰＬＬ周
波数シンセサイザの分周回路を複数の分周器で構成し、
これら分周器の出力をＰＬＬループの基準信号としての
外部発振周波数信号の１周期毎に順次遅らせて出力させ
て位相比較器の帰還信号とすることにより、高い基準周
波数で位相比較を行うことになり、チャネル間隔を小さ
くした場合でも収束を高速に行うことが可能となり、し
かも分周比が１周期内で変化することがなく一定である
ため、ＶＣＯの出力を変調するおそれがなく、スプリア
スが発生することがない。
波数シンセサイザの分周回路を複数の分周器で構成し、
これら分周器の出力をＰＬＬループの基準信号としての
外部発振周波数信号の１周期毎に順次遅らせて出力させ
て位相比較器の帰還信号とすることにより、高い基準周
波数で位相比較を行うことになり、チャネル間隔を小さ
くした場合でも収束を高速に行うことが可能となり、し
かも分周比が１周期内で変化することがなく一定である
ため、ＶＣＯの出力を変調するおそれがなく、スプリア
スが発生することがない。
【図１】本発明のＰＬＬ周波数シンセサイザの一実施形
態のブロック回路図である。
態のブロック回路図である。
【図２】図１の回路の動作の一例を示す波形図である。
【図３】従来の分数分周方式の周波数シンセサイザの一
例のブロック回路図である。
例のブロック回路図である。
【図４】図３の回路の動作を説明するための波形図であ
る。
る。
１ 外部発振回路 ２ 位相比較器 ３ チャージポンプ ４ ループフィルタ ５ 電圧制御発振器（ＶＣＯ） ６ 分周回路 ６１〜６ｎ 分周器 ７ タイミング発生回路 ７１〜７ｎ フリップフロップ（ＦＦ） ８ オアゲート ９ 制御部 １０ 基準信号用フリップフロップ
Claims (5)
- 【請求項１】 電圧制御発振器と、この電圧制御発振器
の出力周波数信号を分周する分周回路と、この分周され
た信号と外部発振周波数信号との位相を比較する位相比
較器と、この位相差信号に基づいて前記電圧制御発振器
の制御電圧を生成する手段とを備えるＰＬＬ周波数シン
セサイザにおいて、前記分周回路は分周比が等しくかつ
分周出力が前記外部発振周波数信号の１周期分の時間差
をおいて分周信号を出力する複数個の分周器で構成さ
れ、これら分周器の出力を帰還信号として前記位相比較
器に入力することを特徴とするＰＬＬ周波数シンセサイ
ザ。 - 【請求項２】 複数の分周器はイネーブル信号が入力さ
れたときに分周信号を出力するように構成され、各分周
器に対して外部発振周波数信号の１周期分の時間差でそ
れぞれイネーブル信号を入力させるタイミング発生回路
を備える請求項１のＰＬＬ周波数シンセサイザ。 - 【請求項３】 タイミング発生回路は、外部周波数信号
をクロック信号とし、制御信号が入力されたときにイネ
ーブル信号を出力するように動作される分周器と同数の
フリップフロップを縦続接続し、先頭のフリップフロッ
プに入力された制御信号が順次次段のフリップフロップ
に入力されるように構成される請求項２のＰＬＬ周波数
シンセサイザ。 - 【請求項４】 複数の分周器の出力はそれぞれオアゲー
トに入力され、このオアゲートの出力を帰還信号として
位相比較器に入力する請求項１ないし３のいずれかのＰ
ＬＬ周波数シンセサイザ。 - 【請求項５】 外部発振周波数信号は、電圧制御発振器
の出力をクロック信号とするフリップフロップを通して
位相比較器に入力される請求項２ないし４のいずれかの
ＰＬＬ周波数シンセサイザ。
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|---|---|---|---|
| JP7214089A JP2817676B2 (ja) | 1995-07-31 | 1995-07-31 | Ｐｌｌ周波数シンセサイザ |
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|---|---|
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| JP2817676B2 JP2817676B2 (ja) | 1998-10-30 |
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- 1996-07-30 US US08/689,050 patent/US5764711A/en not_active Expired - Fee Related
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