JPH02280415A - 周波数変換器 - Google Patents
周波数変換器Info
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- JPH02280415A JPH02280415A JP2062494A JP6249490A JPH02280415A JP H02280415 A JPH02280415 A JP H02280415A JP 2062494 A JP2062494 A JP 2062494A JP 6249490 A JP6249490 A JP 6249490A JP H02280415 A JPH02280415 A JP H02280415A
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- 230000001427 coherent effect Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 11
- 238000009825 accumulation Methods 0.000 claims description 6
- 230000001419 dependent effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000013507 mapping Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000976 ink Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
この発明は、数値制御された発振器に関するもので、か
つ特に、任意の周波数で任意の波形を発生させることの
できる直接デジタル波形シンセサイザに関するものであ
る。詳述すれば、この発明は波形周波数の10進法仕様
を可能にする直接デジタルシンセサイザ(DDS)およ
び方法論に関するものである。
つ特に、任意の周波数で任意の波形を発生させることの
できる直接デジタル波形シンセサイザに関するものであ
る。詳述すれば、この発明は波形周波数の10進法仕様
を可能にする直接デジタルシンセサイザ(DDS)およ
び方法論に関するものである。
背景技術
デジタル波形シンセサイザは試験機器の中で、および基
準波形源としてよく知られており、かつ広く使用されて
いる。現代の通信および他の電子機器において典型的に
は0.1Hzから数Hzまでの広域周波数にわたり、か
つ典型的には0.1Hzの高周波数分解能の波形を発生
することのできるようなシンセサイザを開発することが
必要となってきている。当該技術において、所望周波数
を10進数として特定することが通常となっているので
、当該業界では直接デジタルシンセサイザには典型的に
は10MHzの(そのためには高精度発振器が容易に入
手できる)10進関連基準周波数源を使用することがほ
ぼ標準となっている。
準波形源としてよく知られており、かつ広く使用されて
いる。現代の通信および他の電子機器において典型的に
は0.1Hzから数Hzまでの広域周波数にわたり、か
つ典型的には0.1Hzの高周波数分解能の波形を発生
することのできるようなシンセサイザを開発することが
必要となってきている。当該技術において、所望周波数
を10進数として特定することが通常となっているので
、当該業界では直接デジタルシンセサイザには典型的に
は10MHzの(そのためには高精度発振器が容易に入
手できる)10進関連基準周波数源を使用することがほ
ぼ標準となっている。
また、この規約のために基準周波数から所望周波数を発
生させるために合成された信号の位相を累算する2進化
10進数(BCD)加算器を使用することが通常である
。ジャクソンによる米国特許箱3,735,269号に
開示された配置はそのような配置を代表するものである
。
生させるために合成された信号の位相を累算する2進化
10進数(BCD)加算器を使用することが通常である
。ジャクソンによる米国特許箱3,735,269号に
開示された配置はそのような配置を代表するものである
。
ここで使用されるように、用語“基数(radi×)#
は数の数式の基本単位の基(b a s e)を表示す
ることに使用されるであろう。たとえば、2進基数の数
は各々が2の累乗として表現される一連の数としてのみ
表現され、かつ動作され、それに対して、2進化10進
数のような非2進基数は特に非2進数に基づく桁単位(
たとえば10)を有し、その値は当該技術において通常
なように、4つの2進数で表現され、そのうちのいくら
かの可能な組合わせは使用されない。
は数の数式の基本単位の基(b a s e)を表示す
ることに使用されるであろう。たとえば、2進基数の数
は各々が2の累乗として表現される一連の数としてのみ
表現され、かつ動作され、それに対して、2進化10進
数のような非2進基数は特に非2進数に基づく桁単位(
たとえば10)を有し、その値は当該技術において通常
なように、4つの2進数で表現され、そのうちのいくら
かの可能な組合わせは使用されない。
通常のDDS 10のブロック図が第1図に示される。
このブロック図は10進法のDDS、または2進法のD
DSのどちらかを代表するものである。DDSは、その
第1段として、位相アキュムレータ11を有し、そのた
めの可能な形状が第2図により詳しく示され、基準信号
源F「および整数位相インクリメントNを特定するスイ
ッチまたはレジスタのような他の手段から入力を受ける
。
DSのどちらかを代表するものである。DDSは、その
第1段として、位相アキュムレータ11を有し、そのた
めの可能な形状が第2図により詳しく示され、基準信号
源F「および整数位相インクリメントNを特定するスイ
ッチまたはレジスタのような他の手段から入力を受ける
。
この位相アキュムレータは典型的には任意の数Nへプリ
セット可能な数列表示位相を発生させるための累算する
加算器またはカウンタまたは他の手段であり、それは次
に同時的な位相位置で波形の振幅値を得るために波形メ
モリまたはルックアップテーブルのようなウェーブテー
ブル12に与えられるアドレスを発生させる。代わりに
、マツピングまたは論理素子または位相−振幅変換を行
なうことまたはマツピングをすることのできる任意の装
置のような他の配置が使用されることができる。メモリ
の出力は入力基準周波数と同期してラッチ13でラッチ
され、かつデジタル−アナログ変換器14へ印加される
。D/A変換器の出力はそれからろ波され、ナイキスト
周波数より高いスプリアス周波数成分を除去し、かつこ
のようにして所望周波数で所望波形を発生する。この配
置は当該技術においてよく理解されており、かつさらな
る詳細な開示は必要とは考えられない。もしDDSが1
0進法関連態様でおこなうことが望まれるなら、たとえ
ば、BCDまたは同様の10準コード中のアドレスを累
算しまたは計算し、かつ与える論理回路を使用して、位
相アキュムレータは必然的に10進基数態様で組織され
るであろう。
セット可能な数列表示位相を発生させるための累算する
加算器またはカウンタまたは他の手段であり、それは次
に同時的な位相位置で波形の振幅値を得るために波形メ
モリまたはルックアップテーブルのようなウェーブテー
ブル12に与えられるアドレスを発生させる。代わりに
、マツピングまたは論理素子または位相−振幅変換を行
なうことまたはマツピングをすることのできる任意の装
置のような他の配置が使用されることができる。メモリ
の出力は入力基準周波数と同期してラッチ13でラッチ
され、かつデジタル−アナログ変換器14へ印加される
。D/A変換器の出力はそれからろ波され、ナイキスト
周波数より高いスプリアス周波数成分を除去し、かつこ
のようにして所望周波数で所望波形を発生する。この配
置は当該技術においてよく理解されており、かつさらな
る詳細な開示は必要とは考えられない。もしDDSが1
0進法関連態様でおこなうことが望まれるなら、たとえ
ば、BCDまたは同様の10準コード中のアドレスを累
算しまたは計算し、かつ与える論理回路を使用して、位
相アキュムレータは必然的に10進基数態様で組織され
るであろう。
オペレータの便益を最大にする一方で、波形合成のため
に10進基数を使用することはハードウェア、効率性お
よび精度の立場からすると多くの欠点を有する。それら
の欠点は主としてBCDは記憶、ラッチなどに関して純
粋な2進数に比べ約60%の効率性しかなく、2進数で
は16個(アドレス)のところが、10個のアドレスを
アクセスするために4ビツト必要とするという事実から
起こる。さらに高位相分解能での位相累算は繰上げ動作
を必要とし、それはよく理解されており、かつ特に複雑
でないが、成る有限な時間間隔を必要とするより多くの
論理動作を必要とする。これは高周波数合成における大
いなる制限を表わす。
に10進基数を使用することはハードウェア、効率性お
よび精度の立場からすると多くの欠点を有する。それら
の欠点は主としてBCDは記憶、ラッチなどに関して純
粋な2進数に比べ約60%の効率性しかなく、2進数で
は16個(アドレス)のところが、10個のアドレスを
アクセスするために4ビツト必要とするという事実から
起こる。さらに高位相分解能での位相累算は繰上げ動作
を必要とし、それはよく理解されており、かつ特に複雑
でないが、成る有限な時間間隔を必要とするより多くの
論理動作を必要とする。これは高周波数合成における大
いなる制限を表わす。
最小限の設計としてそのような動作の調節は複雑なりロ
ック配置を必要とし、かつ位相アキュムレータの中、ま
たは、たとえば、波形メモリ、またはデジタル−アナロ
グ変換器などのようなシステム中の他の場所でタイミン
グの不正確さを招く傾向にある。そのようなタイミング
エラーは、次に、出力波形に歪み、およびスプリアス信
号の形でエラーを招き、波形の忠実度の劣化に終わる傾
向にある。上記の方法はすべてが2進法のシステムに比
べ波形メモリの使用に際し効率も良くない。メモリアク
セスもまた損なわれる、なぜなら、波形メモリアドレス
は、非10進法の場所から欠けているであろうコードの
ために逐次走査されないかもじれないからである。
ック配置を必要とし、かつ位相アキュムレータの中、ま
たは、たとえば、波形メモリ、またはデジタル−アナロ
グ変換器などのようなシステム中の他の場所でタイミン
グの不正確さを招く傾向にある。そのようなタイミング
エラーは、次に、出力波形に歪み、およびスプリアス信
号の形でエラーを招き、波形の忠実度の劣化に終わる傾
向にある。上記の方法はすべてが2進法のシステムに比
べ波形メモリの使用に際し効率も良くない。メモリアク
セスもまた損なわれる、なぜなら、波形メモリアドレス
は、非10進法の場所から欠けているであろうコードの
ために逐次走査されないかもじれないからである。
デジタル波形発生器の他の既知のタイプはオペレータの
便益を大いに犠牲にして、かつ設計が困難であるという
何らかの犠牲を払って全般にわたって2進法設計を用い
ることによってこれらの問題を回避してきた。詳述すれ
ば、もし10進法で特定された周波数を正確に発生する
ことが望まれるのなら基準周波数は2の非整数の累乗で
なくてはならず、それは最初の基準発振器設計の間に1
0進法で特定するには困難で、かつ複雑なモニタリング
配置なしでは維持するのに困難である。また、デジタル
波形シンセサイザがともに使用されるところの電子機器
は10進法関連のクロックを有しがちであるのでコヒー
レンスは確立し、かつ維持するのに同様に困難である。
便益を大いに犠牲にして、かつ設計が困難であるという
何らかの犠牲を払って全般にわたって2進法設計を用い
ることによってこれらの問題を回避してきた。詳述すれ
ば、もし10進法で特定された周波数を正確に発生する
ことが望まれるのなら基準周波数は2の非整数の累乗で
なくてはならず、それは最初の基準発振器設計の間に1
0進法で特定するには困難で、かつ複雑なモニタリング
配置なしでは維持するのに困難である。また、デジタル
波形シンセサイザがともに使用されるところの電子機器
は10進法関連のクロックを有しがちであるのでコヒー
レンスは確立し、かつ維持するのに同様に困難である。
最後に合成された波形の周波数の精度および分解能は1
0進表記で特定するのは困難であり、かつそのような周
波数または周波数分解能におけるエラーの影響は予測す
るのが困難で、さらに、非10進法システムの使用にお
いてはオペレータへの困難を悪化させる。
0進表記で特定するのは困難であり、かつそのような周
波数または周波数分解能におけるエラーの影響は予測す
るのが困難で、さらに、非10進法システムの使用にお
いてはオペレータへの困難を悪化させる。
基準源と発振器のコヒーレンスを得るために多くの試み
が使われてきた。これらのうちで位相ロックループが最
も望ましいものとして考えられている、なぜなら、それ
らはよく理解されており、かつ比較的少数の簡単な構成
要素のみを必要とし、かつそれゆえ集積回路チップ上で
他の回路との集積化および包含によく適合しているから
である。
が使われてきた。これらのうちで位相ロックループが最
も望ましいものとして考えられている、なぜなら、それ
らはよく理解されており、かつ比較的少数の簡単な構成
要素のみを必要とし、かつそれゆえ集積回路チップ上で
他の回路との集積化および包含によく適合しているから
である。
波形合成システムにおいて、周波数コヒーレンスを維持
するために位相ロックループを使用するシステムでは、
合成された波形の周波数を変化させることが望まれたと
き、位相ロックループ中の部分因子を変化させることに
よってそのようにすることが通常だったという点で、別
の問題に遭遇している。これは位相ロックループのロッ
ク状態が再確立される一方で成る有限獲得時間のための
位相コヒーレンスの損失に帰着する。この有限獲得時間
のために、位相ロックループとの位相コヒーレンスを維
持した信号発生器は複数の位相ロックループ、または波
形メモリ操作のような複雑な配置に頼ることなく迅速な
周波数の切換えが必要とされる周波数シフトキーインク
のようないくらかの応用に必要な信号を発生させるには
不適合である。
するために位相ロックループを使用するシステムでは、
合成された波形の周波数を変化させることが望まれたと
き、位相ロックループ中の部分因子を変化させることに
よってそのようにすることが通常だったという点で、別
の問題に遭遇している。これは位相ロックループのロッ
ク状態が再確立される一方で成る有限獲得時間のための
位相コヒーレンスの損失に帰着する。この有限獲得時間
のために、位相ロックループとの位相コヒーレンスを維
持した信号発生器は複数の位相ロックループ、または波
形メモリ操作のような複雑な配置に頼ることなく迅速な
周波数の切換えが必要とされる周波数シフトキーインク
のようないくらかの応用に必要な信号を発生させるには
不適合である。
それゆえ、要約すれば、先行技術は高精度、高分解能、
および高忠実度の能力を備え、合成された周波数が変化
させられたときに獲得時間なしで、かつオペレータに使
いやす(,10進法で特定された分解能、および10進
法ベースの周波数基準源とのコヒーレンスで10進関連
および10進法で特定された周波数を発生することもで
きる直接デジタルシンセサイザ(DDS)を与えること
ができていない。
および高忠実度の能力を備え、合成された周波数が変化
させられたときに獲得時間なしで、かつオペレータに使
いやす(,10進法で特定された分解能、および10進
法ベースの周波数基準源とのコヒーレンスで10進関連
および10進法で特定された周波数を発生することもで
きる直接デジタルシンセサイザ(DDS)を与えること
ができていない。
発明の開示
それゆえに、この発明の目的は、10進法の、または他
の非2進基数関連基■周波数源と2進基数位相アキュム
レータを有する直接デジタルシンセサイザとの間にイン
ターフェイスを提供することである。
の非2進基数関連基■周波数源と2進基数位相アキュム
レータを有する直接デジタルシンセサイザとの間にイン
ターフェイスを提供することである。
この発明のさらなる目的は、任意の周波数源と2進基数
位相アキュムレータをHするDDSの出力との間のコヒ
ーレンスを維持する周波数変換器を提供することである
。
位相アキュムレータをHするDDSの出力との間のコヒ
ーレンスを維持する周波数変換器を提供することである
。
この発明の別の目的は、基準周波数が発生させられる態
様にかかわらず、DDS内で2進位相累算を使用しなが
ら、DDSの出力と基準周波数源との間のコヒーレンス
を維持する方法を提供することである。
様にかかわらず、DDS内で2進位相累算を使用しなが
ら、DDSの出力と基準周波数源との間のコヒーレンス
を維持する方法を提供することである。
この発明のさらに別の目的は、10進法ベースの分解能
を与える2進ハードウエアを使用する周波数変換器を提
供することである。
を与える2進ハードウエアを使用する周波数変換器を提
供することである。
この発明のその上のさらなる目的は、出力周波数が変化
させられる間に基準信号とのコヒーレンスを維持する直
接デジタル波形シンセサイザを提供することである。
させられる間に基準信号とのコヒーレンスを維持する直
接デジタル波形シンセサイザを提供することである。
この発明の付加的な目的は、基県周波数とのコヒーレン
スを維持するために位相ロックループの使用と矛盾のな
い可変の周波数信号を抽出する方法を提供することであ
る。
スを維持するために位相ロックループの使用と矛盾のな
い可変の周波数信号を抽出する方法を提供することであ
る。
この発明のさらなる付加的な目的は、直接デジタル波形
合成に固有の他の既知の利点を維持する一方で、この発
明の上記および他の目的を達成することである。
合成に固有の他の既知の利点を維持する一方で、この発
明の上記および他の目的を達成することである。
このように、この発明の局面に従って非2進基数を有す
る基準源から2進周波数を発生するための周波数変換器
を含む装置が提供される。周波数変換器は電圧制御発振
器と、帰還経路とを含む位相ロックループを備え、帰還
経路は電圧制御発振器出力を受けて任意の数によってそ
の周波数を除算するための2進基数位相アキュムレータ
と、2進位相アキュムレータの出力と基準源からの出力
との相対位相に依存する電圧を発生する位相検波器とを
含む。このように電圧制御発振器は基準源の出力とコヒ
ーレントな周波数で発振するようにされ、かつ2進ベー
スのアキュムレータ、または他の配置と互換性のあるよ
うにされる。
る基準源から2進周波数を発生するための周波数変換器
を含む装置が提供される。周波数変換器は電圧制御発振
器と、帰還経路とを含む位相ロックループを備え、帰還
経路は電圧制御発振器出力を受けて任意の数によってそ
の周波数を除算するための2進基数位相アキュムレータ
と、2進位相アキュムレータの出力と基準源からの出力
との相対位相に依存する電圧を発生する位相検波器とを
含む。このように電圧制御発振器は基準源の出力とコヒ
ーレントな周波数で発振するようにされ、かつ2進ベー
スのアキュムレータ、または他の配置と互換性のあるよ
うにされる。
この発明のさらなる局面に従って、非2進基数基準周波
数源および2進基数位相アキュムレータを有し、かつ前
記基準源からコヒーレントな2進関連周波数を発生する
ための周波数変換器を有するコヒーレントデジタル周波
数シンセサイザが提供される。周波数変換器は電圧制御
発振器と帰還経路とを含む位相ロックループを備え、帰
還経路は、電圧制御発振器からの出力を受け、かつ任意
の2進基数の数でその出力周波数を除算するさらなる2
進基数位相アキュムレータと、2進位相アキュムレータ
の出力と基準源からの出力との相対位相に依存する電圧
を発生する位相検波器とを含む。
数源および2進基数位相アキュムレータを有し、かつ前
記基準源からコヒーレントな2進関連周波数を発生する
ための周波数変換器を有するコヒーレントデジタル周波
数シンセサイザが提供される。周波数変換器は電圧制御
発振器と帰還経路とを含む位相ロックループを備え、帰
還経路は、電圧制御発振器からの出力を受け、かつ任意
の2進基数の数でその出力周波数を除算するさらなる2
進基数位相アキュムレータと、2進位相アキュムレータ
の出力と基準源からの出力との相対位相に依存する電圧
を発生する位相検波器とを含む。
この発明のさらに別の局面では、基準周波数の位相と2
進基数の数によって除算されたVCOの出力との比較か
ら抽出された制御電圧で基準周波数源と波形シンセサイ
ザ回路との中間の発振器の周波数を制御することを含み
、非2進基準周波数源と2進基数位相アキュムレータを
有する波形シンセサイザ回路との間でインターフェイス
するための方法が提供される。
進基数の数によって除算されたVCOの出力との比較か
ら抽出された制御電圧で基準周波数源と波形シンセサイ
ザ回路との中間の発振器の周波数を制御することを含み
、非2進基準周波数源と2進基数位相アキュムレータを
有する波形シンセサイザ回路との間でインターフェイス
するための方法が提供される。
この発明の付加的な局面に従って直接デジタル波形シン
セサイザの位相−振幅変換手段にアクセスするために用
いられる位相アキュムレータに類似する位相ロックルー
プに付加的な位相アキュムレータを設けることによって
、直接デジタル波形合成の機敏さ、および出力周波数の
変化の間中維持されるべき基準周波数とのコヒーレンス
の両方が可能となる、なぜなら、付加的位相アキュムレ
ータの除算ファクタまたはカウント増分は出力周波数を
変化させるように変更される必要はないからである。
セサイザの位相−振幅変換手段にアクセスするために用
いられる位相アキュムレータに類似する位相ロックルー
プに付加的な位相アキュムレータを設けることによって
、直接デジタル波形合成の機敏さ、および出力周波数の
変化の間中維持されるべき基準周波数とのコヒーレンス
の両方が可能となる、なぜなら、付加的位相アキュムレ
ータの除算ファクタまたはカウント増分は出力周波数を
変化させるように変更される必要はないからである。
このように、この発明は、当該技術においてよく知られ
、かつ慣用的な態様で高精度で発生された10進関連基
準周波数を受けることができ、かつオペレータに完全に
わかりやすい態様で10進関連基準周波数とコヒーレン
トで、かつDDSで2進基数位相アキュムレータの使用
を許容する周波数を発生することができる特別なタイプ
の周波数変換器を提供することによって、先行技術の上
述の困難を克服する。
、かつ慣用的な態様で高精度で発生された10進関連基
準周波数を受けることができ、かつオペレータに完全に
わかりやすい態様で10進関連基準周波数とコヒーレン
トで、かつDDSで2進基数位相アキュムレータの使用
を許容する周波数を発生することができる特別なタイプ
の周波数変換器を提供することによって、先行技術の上
述の困難を克服する。
この発明の上記、および他の目的および特徴は添付図面
を参照してこの発明の以、下の詳細な説明から当業者に
明らかとなるであろう。
を参照してこの発明の以、下の詳細な説明から当業者に
明らかとなるであろう。
この発明を実施するベストモード
第2図は、この発明に従った直接デジタル波形シンセサ
イザおよび周波数変換器において位相アキュムレータと
して使われることのできる回路のブロック図を示す。こ
の位相アキュムレータは加算器35およびラッチ36を
含む。動作において、デジタル数Nが一方の入力に印加
され、かつラッチの内容が他方へ印加されるであろう。
イザおよび周波数変換器において位相アキュムレータと
して使われることのできる回路のブロック図を示す。こ
の位相アキュムレータは加算器35およびラッチ36を
含む。動作において、デジタル数Nが一方の入力に印加
され、かつラッチの内容が他方へ印加されるであろう。
2つの入力の加算が行なわれ、かつ結果はこの場合は基
準周波数f、のクロック信号によってゲートされるラッ
チ35によって並列にラッチされる。その後、Nは再び
ラッチ36でラッチされた前の和に加算され、かつこの
工程は繰返される。
準周波数f、のクロック信号によってゲートされるラッ
チ35によって並列にラッチされる。その後、Nは再び
ラッチ36でラッチされた前の和に加算され、かつこの
工程は繰返される。
インプットNの接続ならびにラッチおよび加算器の接続
は任意の数、n個のラインを介して並列になされる。出
力は並列接続の幅のどの所望部分にオ)たってもとられ
ることができる、なぜならば、それは第4図で示される
直接デジタル波形シンセサイザの部分にあるからである
。明らかに、出力は同様に並列接続の全幅にわたってと
られることができる。もし、出力が好ましい実施例にお
けるように、全幅よりも少ない幅にわたってとられると
すれば、位相アキュムレータ出力の最上位ビットが使わ
れる。同様に、位相ロックループの目的で最上位ビット
またはオーバフローのみが第3図の位相検波器24への
入力として好ましくは使われ、それによって位相アキュ
ムレータはプログラム可能な除算器の態様で機能する。
は任意の数、n個のラインを介して並列になされる。出
力は並列接続の幅のどの所望部分にオ)たってもとられ
ることができる、なぜならば、それは第4図で示される
直接デジタル波形シンセサイザの部分にあるからである
。明らかに、出力は同様に並列接続の全幅にわたってと
られることができる。もし、出力が好ましい実施例にお
けるように、全幅よりも少ない幅にわたってとられると
すれば、位相アキュムレータ出力の最上位ビットが使わ
れる。同様に、位相ロックループの目的で最上位ビット
またはオーバフローのみが第3図の位相検波器24への
入力として好ましくは使われ、それによって位相アキュ
ムレータはプログラム可能な除算器の態様で機能する。
この発明で使われる位相アキュムレータにおいて、nは
好ましくは28の値をとるであろうが、位相アキュムレ
ータの動作の図示の目的のためにn−3と仮定する。も
し、Nが1に等しくなるように設定されると出力数列は
0.1,2,3.4゜5.6,7,0.1などとなるで
あろう。N−2に対しては数列は0. 2.4.6.
0.2などとなるであろう。同様に、N−3に対しては
数列は0、 3.6. 1.4. 7. 2. 5.0
. 3などとなるであろう。
好ましくは28の値をとるであろうが、位相アキュムレ
ータの動作の図示の目的のためにn−3と仮定する。も
し、Nが1に等しくなるように設定されると出力数列は
0.1,2,3.4゜5.6,7,0.1などとなるで
あろう。N−2に対しては数列は0. 2.4.6.
0.2などとなるであろう。同様に、N−3に対しては
数列は0、 3.6. 1.4. 7. 2. 5.0
. 3などとなるであろう。
第3図は、この発明の新規な局面を示す。第4図に示さ
れ、かつ構造上第1図のDDS1.0のそれに類似する
2進DDS30に先立って、帰還経路がさらなる位相ア
キュムレータ23を含むという事実によって主に特徴づ
けられるデジタル位相ロックループ20が配置される。
れ、かつ構造上第1図のDDS1.0のそれに類似する
2進DDS30に先立って、帰還経路がさらなる位相ア
キュムレータ23を含むという事実によって主に特徴づ
けられるデジタル位相ロックループ20が配置される。
このさらなる位相アキュムレータ23はプリセットされ
た増分NBだけ2進基数の任意の数へ繰返しカウントす
るように配列され、かつNBとして特定される整数の子
めプログラムされた数によって電圧制御発振器vCOの
出力を除算する役割を果たす。このさらなる位相アキュ
ムレータB 23の出力は、基準周波数f「と2進位
相アキュムレータ8 23の出力との間の位相差に基づ
く電圧を出力する位相検波器24へ与えられる。位相検
波器24は典型的に2つの入力信号f、およびf3の前
縁または後縁で作動する。しかしながら、当該技術にお
いてよく認識された他の配置は位相比較に等しく適して
いる。位相検波器によって発生された電圧はフィルタ2
1で低域フィルタされ雑音を除去し、かつ安定性を与え
、かつそれから電圧制御発振器(VCO)22の動作周
波数を制御するのに使われる。当該技術においてよく理
解されているように、この配置は基準周波数のN8倍に
正比例した周波数で波形の安定したコヒーレント源を与
えるであろう。位相ロックループのロック状態の下では
、位相アキュムレータ8 2Bによって除算されるVC
Oの出力f0は基準周波数f「に等しいであろう。それ
ゆえ、第4図のDDS30への信号出力は、f、が得ら
れる態様に関係なく、f「にコヒーレントなりDSによ
って波形の合成を許容するであろう周波数にあるであろ
う。このように、第3図の特定な位相ロックループを含
むことは便利な10進法ベースの周波数発生を2進DD
Sのハードウェア効率、高分解能、高忠実度の特徴とイ
ンターフェイスさせることを許容する。
た増分NBだけ2進基数の任意の数へ繰返しカウントす
るように配列され、かつNBとして特定される整数の子
めプログラムされた数によって電圧制御発振器vCOの
出力を除算する役割を果たす。このさらなる位相アキュ
ムレータB 23の出力は、基準周波数f「と2進位
相アキュムレータ8 23の出力との間の位相差に基づ
く電圧を出力する位相検波器24へ与えられる。位相検
波器24は典型的に2つの入力信号f、およびf3の前
縁または後縁で作動する。しかしながら、当該技術にお
いてよく認識された他の配置は位相比較に等しく適して
いる。位相検波器によって発生された電圧はフィルタ2
1で低域フィルタされ雑音を除去し、かつ安定性を与え
、かつそれから電圧制御発振器(VCO)22の動作周
波数を制御するのに使われる。当該技術においてよく理
解されているように、この配置は基準周波数のN8倍に
正比例した周波数で波形の安定したコヒーレント源を与
えるであろう。位相ロックループのロック状態の下では
、位相アキュムレータ8 2Bによって除算されるVC
Oの出力f0は基準周波数f「に等しいであろう。それ
ゆえ、第4図のDDS30への信号出力は、f、が得ら
れる態様に関係なく、f「にコヒーレントなりDSによ
って波形の合成を許容するであろう周波数にあるであろ
う。このように、第3図の特定な位相ロックループを含
むことは便利な10進法ベースの周波数発生を2進DD
Sのハードウェア効率、高分解能、高忠実度の特徴とイ
ンターフェイスさせることを許容する。
図面の参照のために、以下の用語が使われる。
frは、基準周波数であり、
foは、VCOの制御周波数出力であり、かつf、は、
位相比較器のための同期周波数である。
位相比較器のための同期周波数である。
この、別の方法で相客れない配置をインターフェイスす
ることが事実上達成させられるということを詳しく示す
ために、以下の厳密な数理解析が与えられる、そこでは
、 fontは、DDSの出力周波数であり、nは、DDS
位相アキュムレータの整数分解能(ビット単位で)であ
り、 Nは、整数位相増分(0≦N<2”)であり、かつ fCIOciは、位相アキュムレータへの基準クロック
入力である。
ることが事実上達成させられるということを詳しく示す
ために、以下の厳密な数理解析が与えられる、そこでは
、 fontは、DDSの出力周波数であり、nは、DDS
位相アキュムレータの整数分解能(ビット単位で)であ
り、 Nは、整数位相増分(0≦N<2”)であり、かつ fCIOciは、位相アキュムレータへの基準クロック
入力である。
2進DDS出力周波数は
(1) rout−rclocc(N/2’)によ
って与えられ、 DDSの周波数分解能は導関数によって与えられる。
って与えられ、 DDSの周波数分解能は導関数によって与えられる。
(2) df’ −dfo u t −d (fc
lock (N/ 2’ ))dN dN それゆえ、d f ” f c I Oc h / 2
° (Hz/count)である。
lock (N/ 2’ ))dN dN それゆえ、d f ” f c I Oc h / 2
° (Hz/count)である。
2進DDSの位相分解能は、
(3) dN−1/d f。
によって与えられる。
第4図を参照して、DDSA30の出力の周波数は
(4) fout”fe(NA/2 )。
によって与えられる。
同様に、位相ロックループの位相アキュムレータの出力
は、 (5) fl−fc(Na/2 )。
は、 (5) fl−fc(Na/2 )。
によって与えられ、かつ位相ロックループの口・ツク状
態の条件の下で、 (6) f、−f、。
態の条件の下で、 (6) f、−f、。
方程式(5)に代入することにより、
fr −fc (Na/2 )or(7)
fc=fr (2°”/Na)。
fc=fr (2°”/Na)。
方程式(7)を方程式(4)に代入することにより
(8) fo u t ””fr (2”/Na
)(NA /2°4)簡単にするために、n A−13
= n %すなわち、両位相アキュムレータが同じ分解
能(n)であると仮定すると、 (9) fout−fr (NA/Na)。
)(NA /2°4)簡単にするために、n A−13
= n %すなわち、両位相アキュムレータが同じ分解
能(n)であると仮定すると、 (9) fout−fr (NA/Na)。
出力周波数foutが基準周波数frの従属変数である
ので、方程式(8)はコヒーレンスを確立する。方程式
(9)もまたNAおよびNaのすべての値に対し有効で
あるので、一方が固定されることができ、かつ他方がプ
ログラム可能であり得る。
ので、方程式(8)はコヒーレンスを確立する。方程式
(9)もまたNAおよびNaのすべての値に対し有効で
あるので、一方が固定されることができ、かつ他方がプ
ログラム可能であり得る。
方程式(9)より、rrに対するfoutの比を定める
のは、Naに対するN、の比であるということも注目さ
れるべきである。方程式(8)は2つの位相アキュムレ
ータが異なった分解能である(たとえば、それらが異な
るビット数nを含むように配列されている)より一般的
な場合に真であり、かつコヒーレンスを確立するという
ことも注目されるべきである。上記分担の目的のために
、両位相アキュムレータがビット単位で同じ分解能nを
有するように配列されると仮定された一方、実際はこれ
がそうである必要はない。もし、分解能が異なるとすれ
ば、上記の分析の方程式(8)は2つの項2′″lAお
よび2nsの比である定数を含むことによってのみ上に
与えられた方程式(9)と異なるであろう。
のは、Naに対するN、の比であるということも注目さ
れるべきである。方程式(8)は2つの位相アキュムレ
ータが異なった分解能である(たとえば、それらが異な
るビット数nを含むように配列されている)より一般的
な場合に真であり、かつコヒーレンスを確立するという
ことも注目されるべきである。上記分担の目的のために
、両位相アキュムレータがビット単位で同じ分解能nを
有するように配列されると仮定された一方、実際はこれ
がそうである必要はない。もし、分解能が異なるとすれ
ば、上記の分析の方程式(8)は2つの項2′″lAお
よび2nsの比である定数を含むことによってのみ上に
与えられた方程式(9)と異なるであろう。
同様に、foutは10進増分で発生され、または変化
させられ得るということが図示されるであろう。方程式
(7)を方程式(2)に代入して、drA −f C/
2°A−f、 (2°’/Na )(1/2’″+4
)または、 (10) dl−r、 x2(IM−nA)B これは、f、は10進数であるので、10進周波数分解
能のためにdfが10進数でなくてはならないであろう
し、それは、上記比を10進数にすることによって選ば
れることができ、それは、順に、この発明の10進周波
数分解能を確立するということを意味する。
させられ得るということが図示されるであろう。方程式
(7)を方程式(2)に代入して、drA −f C/
2°A−f、 (2°’/Na )(1/2’″+4
)または、 (10) dl−r、 x2(IM−nA)B これは、f、は10進数であるので、10進周波数分解
能のためにdfが10進数でなくてはならないであろう
し、それは、上記比を10進数にすることによって選ば
れることができ、それは、順に、この発明の10進周波
数分解能を確立するということを意味する。
たとえば、IHz〜100KHzの周波数範囲でのコヒ
ーレントDDSを、0.01Hz分解能および100K
Hz、l準周波数と考え、かつ両方のアキュムレータが
n−28ビツトの分解能を有すると考える。f、を基準
周波数f、に等しくするであろう固定位相値N8はこれ
らの値を方程式(10)へ代入することから計算される
ことができ、かつ次のとおりである。
ーレントDDSを、0.01Hz分解能および100K
Hz、l準周波数と考え、かつ両方のアキュムレータが
n−28ビツトの分解能を有すると考える。f、を基準
周波数f、に等しくするであろう固定位相値N8はこれ
らの値を方程式(10)へ代入することから計算される
ことができ、かつ次のとおりである。
N B −f r / d「−100KI(z/ 0.
01Hz−10’方程式(9)を使ってNAの値のテー
ブルは以下の関係から組立てられることができる。
01Hz−10’方程式(9)を使ってNAの値のテー
ブルは以下の関係から組立てられることができる。
fo u t −r r (NA /Na ) −10
0KH2(NA /10’ )−0,01NA 。
0KH2(NA /10’ )−0,01NA 。
vCOの周波数を計算する必要が今までなく、かつ実際
にvCO自体の設計の付帯的事物としてそのようにする
必要があるのみであるということは注目すべきことであ
る、なぜならばその動作は専ら当業者には明らかである
からである。上記の例に従ってvCOの設+i l’周
波数を決定するために、かつ方程式(7)を用いて rc −rr (2’ /Na )−100KIIz(
2” /10 ’ )=2.H43,、、MIIz 前述の数理解析のすべてが実験的に実証され、かつその
解析によって投影されたように機能するということが見
い出された。
にvCO自体の設計の付帯的事物としてそのようにする
必要があるのみであるということは注目すべきことであ
る、なぜならばその動作は専ら当業者には明らかである
からである。上記の例に従ってvCOの設+i l’周
波数を決定するために、かつ方程式(7)を用いて rc −rr (2’ /Na )−100KIIz(
2” /10 ’ )=2.H43,、、MIIz 前述の数理解析のすべてが実験的に実証され、かつその
解析によって投影されたように機能するということが見
い出された。
VCO22によって与えられるように上記のように計算
された稀な非10進関連周波数はオペレータ介在なしで
この発明の位相ロックループ部分によって自動的に、か
つ安定して維持される。この周波数はf、が第1図の先
行技術DDSへ印加されたのと正確に同じ態様で第4図
のDDSへ印加されることができ、より便利なlO進関
連基準周波数が第4図のより効率的で、かつより高い性
能の2進デジタル回路31.32て用いられることを可
能にする。
された稀な非10進関連周波数はオペレータ介在なしで
この発明の位相ロックループ部分によって自動的に、か
つ安定して維持される。この周波数はf、が第1図の先
行技術DDSへ印加されたのと正確に同じ態様で第4図
のDDSへ印加されることができ、より便利なlO進関
連基準周波数が第4図のより効率的で、かつより高い性
能の2進デジタル回路31.32て用いられることを可
能にする。
前述より、位相ロックループの付加はそれ自体当該技術
においてよく理解されているが、しかし、帰還経路に2
進基数位相アキュムレータを含むように構成されており
、2進および10進ベースのDDS配置の両方の最良の
特徴の実現を可能にすることがわかることができる。以
上に開示されたこの発明は、先行技術を越える多くの利
点を与え、かつ集積回路としては製作に簡単で費用がか
からず、かつ適合している。必要とされる回路素子が少
ない数であるということも直接デジタル波形シンセサイ
ザで、または単一チップ上での使用を代表するように、
単一機器に複数の類似した回路を含むのを容易にする。
においてよく理解されているが、しかし、帰還経路に2
進基数位相アキュムレータを含むように構成されており
、2進および10進ベースのDDS配置の両方の最良の
特徴の実現を可能にすることがわかることができる。以
上に開示されたこの発明は、先行技術を越える多くの利
点を与え、かつ集積回路としては製作に簡単で費用がか
からず、かつ適合している。必要とされる回路素子が少
ない数であるということも直接デジタル波形シンセサイ
ザで、または単一チップ上での使用を代表するように、
単一機器に複数の類似した回路を含むのを容易にする。
さらに、同じ技術および装置は、たとえば電子楽器、ま
たは特に、高速、高分解能および高忠実度で基数変換が
必要とされる画像解析器のようなメモリ、または他の装
置の走査を含む他の計数、もしくは累積演算環境におけ
る交さのためのような直接デジタル波形合成の環境を越
える広い適応性を有するということが当業者に理解され
るであろう。好ましい環境は、池の装置において波形の
代替源として典型的に使用される高精度で複雑な波形を
発生するためのテスト機器にあるので、この発明もまた
航行、同報通信、振動波動システム、電気通信その低量
種類のもののような信号の最初の源のような他の装置す
べてに適用し得るということも理解されるであろう。
たは特に、高速、高分解能および高忠実度で基数変換が
必要とされる画像解析器のようなメモリ、または他の装
置の走査を含む他の計数、もしくは累積演算環境におけ
る交さのためのような直接デジタル波形合成の環境を越
える広い適応性を有するということが当業者に理解され
るであろう。好ましい環境は、池の装置において波形の
代替源として典型的に使用される高精度で複雑な波形を
発生するためのテスト機器にあるので、この発明もまた
航行、同報通信、振動波動システム、電気通信その低量
種類のもののような信号の最初の源のような他の装置す
べてに適用し得るということも理解されるであろう。
このように、この発明を十分に説明したので、この発明
の多くの変形は開示された発明の精神および範囲から逸
脱することなく当業者に明白になるであろうことは明ら
かである。それゆえに、DDSの情況における開示は例
示を目的としたもので、かつ制限を目的としたものでは
ないことが心に留められるべきである。開示された発明
の範囲は、前掲の特許請求の範囲のみによって制限され
るべきであると意図される。
の多くの変形は開示された発明の精神および範囲から逸
脱することなく当業者に明白になるであろうことは明ら
かである。それゆえに、DDSの情況における開示は例
示を目的としたもので、かつ制限を目的としたものでは
ないことが心に留められるべきである。開示された発明
の範囲は、前掲の特許請求の範囲のみによって制限され
るべきであると意図される。
第1図は、2進の、または10進の基数波形発生へ適用
できる従来のDDSのブーツ2図である。 第2図は、この発明で使用されることのできる位相アキ
ュムレータのブロック図である。 第3図は、この発明の全体のブロック図である。 第4図は、第3図に含まれるDDSを示すブロック図で
ある。 図において、10はDDS、12はウェーブテーブル、
13はラッチ、14はデジタル−アナログ変換器、20
はデジタル位相ロックループ、21はフィルタ、22は
電圧制御発振器、23は位相アキュムレータ、24は位
相検波器、30は2進DDS、35は加算器、36はラ
ッチである。
できる従来のDDSのブーツ2図である。 第2図は、この発明で使用されることのできる位相アキ
ュムレータのブロック図である。 第3図は、この発明の全体のブロック図である。 第4図は、第3図に含まれるDDSを示すブロック図で
ある。 図において、10はDDS、12はウェーブテーブル、
13はラッチ、14はデジタル−アナログ変換器、20
はデジタル位相ロックループ、21はフィルタ、22は
電圧制御発振器、23は位相アキュムレータ、24は位
相検波器、30は2進DDS、35は加算器、36はラ
ッチである。
Claims (10)
- (1)非2進基数を有する基準周波数源から2進周波数
を発生するための周波数変換器であって、 電圧制御発振器および帰還経路を含む位相ロックループ
を含み、 前記経路は、 a)前記電圧制御発振器の出力を受け、かつ任意の2進
基数の数で前記電圧制御発振器の前記出力の周波数を除
算する2進基数位相アキュムレータと、 b)前記2進基数位相アキュムレータの出力と前記基準
源からの出力との相対位相に依存する電圧を発生する位
相検波器とを含み、 それによって、前記電圧制御発振器は前記基準源の前記
出力と異なる、しかしコヒーレントな周波数で発振する
ように作られる、周波数変換器。 - (2)前記位相ロックループが、さらに、前記位相検波
器の出力と前記電圧制御発振器の入力との間に接続され
た低域フィルタを含む、請求項1記載の周波数変換器。 - (3)非2進基数基準周波数源および2進基数位相アキ
ュムレータを有するコヒーレントデジタル周波数シンセ
サイザであって、 非2進基数を有する前記基準源から2進周波数を発生さ
せるための周波数変換器と、 電圧制御発振器および帰還経路を含む位相ロックループ
とを含み、 前記経路は、 a)前記電圧制御発振器の出力を受け、かつ任意の2進
基数の数で前記電圧制御発振器の前記出力の周波数を除
算するさらなる2進基数位相アキュムレータと、 b)前記さらなる2進基数位相アキュムレータの出力と
前記基準源からの出力との相対位相に依存する電圧を発
生する位相検波器とを含む、コヒーレントデジタル周波
数シンセサイザ。 - (4)前記位相ロックループがさらに、前記位相検波器
の出力と前記電圧制御発振器の入力との間に接続された
低域フィルタを含む、請求項3記載のコヒーレントデジ
タル周波数シンセサイザ。 - (5)さらに、前記2進基数位相アキュムレータに応答
して、瞬間振幅値へ位相値をマップする手段を含む、請
求項3記載のコヒーレントデジタル周波数シンセサイザ
。 - (6)前記マッピング手段がルックアップテーブルメモ
リである、請求項5記載のコヒーレントデジタル周波数
シンセサイザ。 - (7)直接デジタルシンセサイザにおいて、非2進基準
周波数源と2進基数位相アキュムレータを有する波形シ
ンセサイザ回路との間でインターフェイスするための方
法であって、 前記基準周波数源と前記波形シンセサイザ回路との中間
の発振器の周波数を制御電圧で制御する段階と、 前記発振器の出力の周波数を2進基数の数で除算する段
階と、 すぐ前の工程の除算された周波数の位相と、基準周波数
の位相とを比較して、前記制御電圧をそれの相対位相に
応答して発生する段階と、 前記制御電圧を前記電圧制御発振器に印加する段階とを
含み、 それによって、前記電圧制御発振器が、前記基準周波数
にコヒーレントで、かつ前記波形シンセサイザの前記2
進基数位相アキュムレータと適合できる周波数を発生す
る、方法。 - (8)制御可能な2進基数位相アキュムレータおよび位
相−振幅変換手段を有する電気波形シンセサイザであっ
て、 さらなる制御可能な2進基数位相アキュムレータを含む
位相ロックループを有する周波数変換器と、前記さらな
る2進基数位相アキュムレータの出力および基準周波数
入力に応答する位相検波器と、前記位相検波器に応答す
る可変周波数発振器とを含み、前記周波数変換器が前記
基準周波数入力を受け、かつ前記基準周波数入力にコヒ
ーレントな選択された周波数の出力を発生させ、 それによって、前記電気波形シンセサイザの出力の周波
数が前記制御可能な2進基数位相アキュムレータおよび
前記さらなる2進基数位相アキュムレータの少なくとも
1つの制御によって変化させられることができる、電気
波形シンセサイザ。 - (9)請求項8記載の電気波形シンセサイザにおいて、
さらに、前記制御可能な2進基数位相アキュムレータお
よび前記さらなる2進基数位相アキュムレータを独立し
て制御するための手段を含み、 それによって、前記基準周波数入力とのコヒーレンスが
前記さらなる制御可能な2進基数位相アキュムレータに
より維持されながら、前記出力周波数は前記制御可能な
2進基数アキュムレータの制御によって自由に変化させ
られることができる、電気波形シンセサイザ。 - (10)組合わせにおいて、2進基数位相累算手段を有
する直接デジタル波形シンセサイザおよびさらなる2進
基数累算手段を有する位相ロックループであって、前記
さらなる2進基数累算手段は基準周波数信号を受け、か
つ選択された周波数の信号を前記直接デジタル波形シン
セサイザへ出力する、直接デジタル波形シンセサイザお
よび位相ロックループ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/325,359 US4951004A (en) | 1989-03-17 | 1989-03-17 | Coherent direct digital synthesizer |
US325,359 | 1989-03-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02280415A true JPH02280415A (ja) | 1990-11-16 |
Family
ID=23267556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2062494A Pending JPH02280415A (ja) | 1989-03-17 | 1990-03-13 | 周波数変換器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4951004A (ja) |
EP (1) | EP0388313A3 (ja) |
JP (1) | JPH02280415A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272815A (ja) * | 2008-05-02 | 2009-11-19 | Mitsubishi Electric Corp | 多周波発振装置 |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5130671A (en) * | 1990-12-26 | 1992-07-14 | Hughes Aircraft Company | Phase-locked loop frequency tracking device including a direct digital synthesizer |
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