JPH0296371A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0296371A JPH0296371A JP24834488A JP24834488A JPH0296371A JP H0296371 A JPH0296371 A JP H0296371A JP 24834488 A JP24834488 A JP 24834488A JP 24834488 A JP24834488 A JP 24834488A JP H0296371 A JPH0296371 A JP H0296371A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- mos transistor
- sides
- gate
- integration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000010354 integration Effects 0.000 abstract description 8
- 238000004904 shortening Methods 0.000 abstract description 3
- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基本セルを半導体チップ上に形成した半導体
装置に関するものである。
装置に関するものである。
第３図は従来のマスクスライスＬＳＩの内部領域を示す
配線図である。図において、半導体チップ１の全面にわ
たってＭＯ３Ｉ−ランジスタまたは抵抗からなる多数の
基本セル２ａが複数の列をなすように配置されている。
配線図である。図において、半導体チップ１の全面にわ
たってＭＯ３Ｉ−ランジスタまたは抵抗からなる多数の
基本セル２ａが複数の列をなすように配置されている。
そして、この複数の列のうち任意の列に例えばフリップ
フロップ、ＮＡＮＤ、インバータなどの種々の論理セル
３ａを配置している。また、これらの論理セル３ａの相
互の接続は、論理セル３ａの形成されていない基本セル
２ａｉｌ域において多数の縦方向配線４および横方向配
線５によって多数のスルーホール６を介しておこなわれ
ている。
フロップ、ＮＡＮＤ、インバータなどの種々の論理セル
３ａを配置している。また、これらの論理セル３ａの相
互の接続は、論理セル３ａの形成されていない基本セル
２ａｉｌ域において多数の縦方向配線４および横方向配
線５によって多数のスルーホール６を介しておこなわれ
ている。
第４図はマスクスライスＬＳＩの構成を示しており、同
図（ａ）は半導体チップ１の平面図、同図（ｂ）は同図
（ａ）における記号Ｂ領域の拡大図である。半導体チッ
プ１内の周辺には複数のＩ１０バッファ７が設けられて
おり、このＩ１０バッファ７に囲まれて複数の基本セル
２ａが配列されている。また、基本セル２ａは同図（ｂ
）に示すようにポリシリコンからなるゲート８ａと拡散
領域９ａとからなり、このゲート８ａは半導体チップ１
の縦の２辺に対して平行（横の２辺に対して直角）に配
置されている。
図（ａ）は半導体チップ１の平面図、同図（ｂ）は同図
（ａ）における記号Ｂ領域の拡大図である。半導体チッ
プ１内の周辺には複数のＩ１０バッファ７が設けられて
おり、このＩ１０バッファ７に囲まれて複数の基本セル
２ａが配列されている。また、基本セル２ａは同図（ｂ
）に示すようにポリシリコンからなるゲート８ａと拡散
領域９ａとからなり、このゲート８ａは半導体チップ１
の縦の２辺に対して平行（横の２辺に対して直角）に配
置されている。
このように従来のマスクスライスＬＳＩは、基本セル領
域中における基本セル列の所定の位置にフリップフロッ
プ、ＮＡＮＤ、インバータなどの論理セル３ａを形成し
、他の基本セル領域を論理セル間の配線領域をして使用
している。このため、基本セル列を集積化に適した数に
することにより、基本セル領域内に論理セル３ａとして
使用される基本セルに対し配ｇ領域として使用される未
使用の基本セルをなくし、所望の高集積度のマスクスラ
イスＬＳＩを得ることができる。
域中における基本セル列の所定の位置にフリップフロッ
プ、ＮＡＮＤ、インバータなどの論理セル３ａを形成し
、他の基本セル領域を論理セル間の配線領域をして使用
している。このため、基本セル列を集積化に適した数に
することにより、基本セル領域内に論理セル３ａとして
使用される基本セルに対し配ｇ領域として使用される未
使用の基本セルをなくし、所望の高集積度のマスクスラ
イスＬＳＩを得ることができる。
しかしながら従来のマスクスライスＬＳＩは、基本セル
２ａ内におけるＭＯＳトランジスタのゲート８ａが半導
体チップ１の縦の２辺に対して平行（横の２辺に対して
直角）に配置されているため、基本セル列の領域幅が大
きくなり、ＭＯＳトランジスタにおけるチャネルあたり
の配線（例えば第１層配線用トラック数）を変更する場
合、その変更の最小単位が大きくなってしまう。このた
め、配線用トラック数が不足した場合にトランク数を増
加すると、無用の領域までも増加させる結果となり、集
積化が図れないという欠点があった。
２ａ内におけるＭＯＳトランジスタのゲート８ａが半導
体チップ１の縦の２辺に対して平行（横の２辺に対して
直角）に配置されているため、基本セル列の領域幅が大
きくなり、ＭＯＳトランジスタにおけるチャネルあたり
の配線（例えば第１層配線用トラック数）を変更する場
合、その変更の最小単位が大きくなってしまう。このた
め、配線用トラック数が不足した場合にトランク数を増
加すると、無用の領域までも増加させる結果となり、集
積化が図れないという欠点があった。
また、第４図（ａ）に示す基本セル２ａの配置において
、この基本セル２ａの集積化を図るためにはゲー）８ａ
のゲート幅を短くする必要がある。しかし、ゲート幅を
短くするとＭＯＳ）ランジスタの駆動能力が低下してし
まう結果となるため、集積化ができないという欠点があ
った。
、この基本セル２ａの集積化を図るためにはゲー）８ａ
のゲート幅を短くする必要がある。しかし、ゲート幅を
短くするとＭＯＳ）ランジスタの駆動能力が低下してし
まう結果となるため、集積化ができないという欠点があ
った。
本発明は上記のような欠点を解消するためになされたも
ので、ＭＯ３Ｉ−ランジスタのゲート幅を減少させるこ
となく、かつＭＯＳトランジスタの駆動能力を維持して
、従来のマスクスライスＬＳＩよりも小さい基本セル列
の領域幅が可能となる半導体装置を得ることを目的とす
る。
ので、ＭＯ３Ｉ−ランジスタのゲート幅を減少させるこ
となく、かつＭＯＳトランジスタの駆動能力を維持して
、従来のマスクスライスＬＳＩよりも小さい基本セル列
の領域幅が可能となる半導体装置を得ることを目的とす
る。
本発明に係る半導体装置は、基本セル内のＭＯＳトラン
ジスタのゲートを半導体チップの４辺に対して斜めに形
成している。
ジスタのゲートを半導体チップの４辺に対して斜めに形
成している。
Ｃ作用〕
基本セル内のＭＯ３Ｉ−ランジスタのゲートを半導体チ
ップの４辺に対して斜めに形成する。
ップの４辺に対して斜めに形成する。
以下、本発明の実施例を図について説明する。
第１図は本発明に係る実施例を示したマスクスライスＬ
ＳＩの内部領域の配線図である。図において、半導体チ
ップ１の全面にわたってＭＯＳ）ランジスタまたは抵抗
からなる多数の基本セル２が複数の列をなすように半導
体チップの４辺に対して斜めに傾けて配置されている。
ＳＩの内部領域の配線図である。図において、半導体チ
ップ１の全面にわたってＭＯＳ）ランジスタまたは抵抗
からなる多数の基本セル２が複数の列をなすように半導
体チップの４辺に対して斜めに傾けて配置されている。
この複数の列のうち複数の基本セル２が、例えばフリッ
プフロップ、ＮＡＮＤ、インバータなどの種々の論理セ
ル３を構成している。これらの論理セル３の相互間の接
続は、論理セル３の形成されていない基本セル領域にお
いて、多数の縦方向配線４および横方向配線５によって
多数のスルーホール６を介して行なわれる。
プフロップ、ＮＡＮＤ、インバータなどの種々の論理セ
ル３を構成している。これらの論理セル３の相互間の接
続は、論理セル３の形成されていない基本セル領域にお
いて、多数の縦方向配線４および横方向配線５によって
多数のスルーホール６を介して行なわれる。
第２図はマスクスライスＬＳＩの構成を示しており、同
図（ａ）は半導体チップ１の平面図、同図（ｂ）は同図
（ａ）における記号Ａ 領域の拡大図である。半導体チ
ップｌ内の周辺には第４図と同じく複数のＩ１０バッフ
ァ７が設けられており、このＩ１０バッファ７に囲まれ
て複数の基本セル２が配列されている。また、基本セル
２は同図（ｂ）に示すようにポリシリコンからなるゲー
ト８と拡散領域９とからなり、このゲート８は半導体チ
ップ１の４辺に対して斜めになるように配置。
図（ａ）は半導体チップ１の平面図、同図（ｂ）は同図
（ａ）における記号Ａ 領域の拡大図である。半導体チ
ップｌ内の周辺には第４図と同じく複数のＩ１０バッフ
ァ７が設けられており、このＩ１０バッファ７に囲まれ
て複数の基本セル２が配列されている。また、基本セル
２は同図（ｂ）に示すようにポリシリコンからなるゲー
ト８と拡散領域９とからなり、このゲート８は半導体チ
ップ１の４辺に対して斜めになるように配置。
されている。
このように本実施例におけるマスクスライスＬＳＩは、
半導体装ツブ１の４辺に対して斜めになるように配置ゲ
ート８を形成すると共に、基本セル領域中における基本
セル列の所定の位置にフリップフロップ、ＮＡＮＤ、
インバータなどの論理セル３を形成し、他の基本セル領
域を論理セル間の配線領域をして使用している。このた
め、基本セル列の領域幅が小さくなり、ＭＯＳ）ランジ
スタにおけるチャネルあたりの配線を変更する場合、そ
の変更の最小単位を小さくすることができる。
半導体装ツブ１の４辺に対して斜めになるように配置ゲ
ート８を形成すると共に、基本セル領域中における基本
セル列の所定の位置にフリップフロップ、ＮＡＮＤ、
インバータなどの論理セル３を形成し、他の基本セル領
域を論理セル間の配線領域をして使用している。このた
め、基本セル列の領域幅が小さくなり、ＭＯＳ）ランジ
スタにおけるチャネルあたりの配線を変更する場合、そ
の変更の最小単位を小さくすることができる。
このため、配線用トラック数が不足した場合にトランク
数を増加しても、無用の領域が増加することがなく、マ
スクスライスＬＳＩの集積化を図ることができる。
数を増加しても、無用の領域が増加することがなく、マ
スクスライスＬＳＩの集積化を図ることができる。
また、半導体チップ１の４辺に対して斜めになるように
配置ゲート８を形成しているため、ＭＯＳトランジスタ
の設計の自由度が広がり、ゲート幅を短くすることなく
集積化を図ることが可能となる。
配置ゲート８を形成しているため、ＭＯＳトランジスタ
の設計の自由度が広がり、ゲート幅を短くすることなく
集積化を図ることが可能となる。
以上説明のように本発明は、基本セル内のＭＯＳトラン
ジスタのゲートを半導体チップの４辺に対して斜めに形
成するため、基本セル列の領域幅が小さくなり、ＭＯＳ
トランジスタにおけるチャネルあたりの配線を変更する
場合、その変更の最小単位を小さくすることができる。
ジスタのゲートを半導体チップの４辺に対して斜めに形
成するため、基本セル列の領域幅が小さくなり、ＭＯＳ
トランジスタにおけるチャネルあたりの配線を変更する
場合、その変更の最小単位を小さくすることができる。
このため、半導体チップサイズの縮小化およびＬＳＩの
高集積化を実現することができる。
高集積化を実現することができる。
また、ＭＯＳ）ランジスタの設計の自由度が広がり、ゲ
ート幅を短くすることなく集積化を図ることが可能とな
るなど優れた効果を有する。
ート幅を短くすることなく集積化を図ることが可能とな
るなど優れた効果を有する。
第１図は本発明に係る一実施例を示したマスクスライス
ＬＳＩの内部領域の配線図、第２図（ａ）は半導体チッ
プ１の平面図、第２図（ｂ）は同図（ａ）における記号
Ａ 領域の拡大図、第３図は従来のマスクスライスＬＳ
Ｉの内部領域を示す配線図、第４図（ａ）は半導体チッ
プ１の平面図、第４図（ｂ）は同図（ａ）における記号
Ｂ ９５域の拡大図である。 ｌ・・・半導体チップ、２・・・基本セル、３・・・論
理セル、４・・・縦方向配線、５・・・横方向配線、６
・・・スルーホール。
ＬＳＩの内部領域の配線図、第２図（ａ）は半導体チッ
プ１の平面図、第２図（ｂ）は同図（ａ）における記号
Ａ 領域の拡大図、第３図は従来のマスクスライスＬＳ
Ｉの内部領域を示す配線図、第４図（ａ）は半導体チッ
プ１の平面図、第４図（ｂ）は同図（ａ）における記号
Ｂ ９５域の拡大図である。 ｌ・・・半導体チップ、２・・・基本セル、３・・・論
理セル、４・・・縦方向配線、５・・・横方向配線、６
・・・スルーホール。
Claims (1)
- 【特許請求の範囲】 ＭＯＳトランジスタ、抵抗等の素子からなる基本セル
を半導体チップ上に形成する半導体装置において、 前記基本セル内のＭＯＳトランジスタのゲートを半導体
チップの４辺に対して斜めに形成したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24834488A JPH0296371A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24834488A JPH0296371A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296371A true JPH0296371A (ja) | 1990-04-09 |
Family
ID=17176693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24834488A Pending JPH0296371A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112121A1 (en) * | 2004-04-30 | 2005-11-24 | Hewlett-Packard Development Company, L.P. | Misalignment-tolerant methods for fabricating multiplexing/demultiplexing architectures |
| US7357503B2 (en) | 2004-03-02 | 2008-04-15 | Essilor International Compagnie Generale D'optique | Ophthalmic lens with an optically transparent composite film exhibiting both impact resistance property and polarizing property, and a process for its manufacture |
| JPWO2006025315A1 (ja) * | 2004-08-31 | 2008-05-08 | 東レ株式会社 | 自動車用ボンネット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267345A (ja) * | 1985-05-22 | 1986-11-26 | Nec Corp | ゲ−トアレイ半導体集積回路装置 |
-
1988
- 1988-09-30 JP JP24834488A patent/JPH0296371A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267345A (ja) * | 1985-05-22 | 1986-11-26 | Nec Corp | ゲ−トアレイ半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7357503B2 (en) | 2004-03-02 | 2008-04-15 | Essilor International Compagnie Generale D'optique | Ophthalmic lens with an optically transparent composite film exhibiting both impact resistance property and polarizing property, and a process for its manufacture |
| US7578592B2 (en) | 2004-03-02 | 2009-08-25 | Essilor International Compagnie Generale D'optique | Ophthalmic lens with an optically transparent composite film exhibiting both impact-resistance property and polarizing property, and a process for its manufacture |
| WO2005112121A1 (en) * | 2004-04-30 | 2005-11-24 | Hewlett-Packard Development Company, L.P. | Misalignment-tolerant methods for fabricating multiplexing/demultiplexing architectures |
| US7727820B2 (en) | 2004-04-30 | 2010-06-01 | Hewlett-Packard Development Company, L.P. | Misalignment-tolerant methods for fabricating multiplexing/demultiplexing architectures |
| JPWO2006025315A1 (ja) * | 2004-08-31 | 2008-05-08 | 東レ株式会社 | 自動車用ボンネット |
| JP4873309B2 (ja) * | 2004-08-31 | 2012-02-08 | 東レ株式会社 | 自動車用ボンネット |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6635935B2 (en) | Semiconductor device cell having regularly sized and arranged features | |
| KR100510319B1 (ko) | 반도체 집적 회로 | |
| KR100377491B1 (ko) | 반도체 장치 | |
| JPH0558582B2 (ja) | ||
| JPH0296371A (ja) | 半導体装置 | |
| JPS6065546A (ja) | ゲ−トアレイ型集積回路 | |
| US4791609A (en) | Semiconductor integrated circuit device | |
| JP3289999B2 (ja) | 半導体集積回路 | |
| JPH06204438A (ja) | 半導体装置 | |
| JPH0831581B2 (ja) | 半導体装置 | |
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JPH05291521A (ja) | 半導体装置の製造方法 | |
| JPS61225845A (ja) | 半導体装置 | |
| JPH0154861B2 (ja) | ||
| JPH04163963A (ja) | 半導体装置 | |
| JPS62266850A (ja) | マスタスライスｌｓｉ | |
| JPS6037764A (ja) | 固定記憶素子マトリツクス | |
| JPH0736425B2 (ja) | 半導体記憶装置 | |
| JPH03145762A (ja) | マスタースライス集積回路 | |
| JPS63304642A (ja) | スタンダ−ドセル方式の集積回路 | |
| JPS63249350A (ja) | ゲ−トアレ−半導体装置 | |
| JP3236745B2 (ja) | Ｌｓｉチップのレイアウト方法 | |
| JPH0374873A (ja) | 半導体集積回路 | |
| JPH0193144A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0563165A (ja) | 半導体装置 |