JPS6010662A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、特に各メモリセルの
専有面積を少なくして記憶密度を大幅に向上させること
が可能な半導体記憶装置に関する。

技術の背景 一般に、半導体記憶装置の集積度を向上させ、したがっ
て記憶密度を向上させるためには、記憶装置を構成する
各回路素子のサイズを小さくして基板上における専有面
積を少なくするととが必要であると共に、各回路素子間
のアイソレーション領域等直接回路動作に寄与しない部
分の専有面積をもできる限り減少させることが必要であ
る。ダイナミックランダムアクセスメモリにおいても、
各メモリセルを構成するキャパシタをトランスファダー
ト用トランジスタの上部に構成したいわゆるスタックド
キャパシタ型メモリセルが提案されている。との様なメ
モリセルを用いることにより、記憶密度をかなり向上さ
せることが可能であるが、さらに記憶密度を向上させる
ためには、これらの各メモリセル間を分離するアイソレ
ーション領域等をできる限り小さくする工夫が要求され
る。

従来技術と問題点 一般に、ＭＩＳ型ダ型ダイアミックランダムアクセスメ
モリ装置いられているメモリセルは、第１図に示すよう
に、各々トランスファｒ−）を構成　５するＭＩＳ）ラ
ンジスタＱとデータ記憶用のキャノやシタＣとを具備す
る。トランスファゲート用のトランジスタＱのドレイン
はビット線ＢＬに接続され、ダートはワード練乳に接続
され、ソースはキャパシタＣを介して例えば接地されて
いる。

第２図は、従来形のダイナミックランダムアクセスメモ
リ装置のメモリセル付近の構造を示す。

同図において、１は例えばＰ型の半導体基板、２゜３．
４，５はＰ型基板１上に形成され九Ｎ＋型拡散層、６は
各メモリセル間を分離するための厚いフィールド酸化膜
、７，８はＰ型基板ｌ上に図示しない薄い絶縁膜を介し
て形成された第１層目のポリシリコン層、９．１０はそ
れぞれＮ＋型型数散層３４に接続され第１層ポリシリコ
ン層７，８上に図示しない絶縁膜を介して形成された第
２層目のポリシリコン層、そして１１は第２層目のポリ
シリコン層９，１０等の上に図示しない薄い絶縁膜を介
して形成された第３層目のポリシリコン層である。第２
図において、Ｎ＋型型数散層２３および第１層目のポリ
シリコン層７等によってトランスファｆ−）用のトラン
ジスタが形成され、第２層目のポリシリコン層９と第３
層目のポリシリコン層１１とによってキャパシタが形成
されている。また、Ｎ＋型型数散層４５および第１層目
のポリシリコン層８は他のメモリセルにおけるトランス
７アダート用トランジスタを構成し、第２層目のポリシ
リコン層１０と第３層目のポリシリコン層１１とによっ
てキャパシタが形成されている。第３層目のポリシリコ
ン層１１は例えば接地され、第１層目のポリシリコン層
７，８はそれぞれトランス７アダート用トランジスタの
ダート電極とワード線肌とを兼ねている。また、Ｎ＋型
型数散層２５はそれぞれビット線ＢＬに接続される０ 第２図においては、各メモリセルを構成するト５７、ｘ
、７７ｙ　−）、ｍ　）　９７’）ｙ、、Ｆ）ｌ”　−
）ｔｉｎ　’に第２層目および第３層目のポリシリコン
層からなるキャパシタが形成されたメモリセル、すなわ
ちスタックトキャＡ？シタ型メモリセルが示されておシ
、このようなメモリセルを用いることによって各メモリ
セルのサイズを比較的小さくし半導体記憶装置の集積度
を向上させることができる。

しかしながら、第２図の構造においては、隣接するメモ
リセル間の分離はフィールド酸化膜６によって行なわれ
ているため、メモリセルの分離のためにフィールド酸化
膜領域（Ｌｌ）およびフィールド酸化膜と第１層目のポ
リシリコン層との間の間隔（Ｌ２）が必要となシ各メモ
リセルのサイズを充分に小さくすることが不可能である
という不都合があった。

発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
半導体記憶装置において、各メモリセル間を常にオフ状
態のトランジスタによって分離すると共に、該常にオフ
状態のトランジスタのダート電極を構成する導電層とメ
モリセルのキヤ・ぐシタの電極とを共通にするという構
想に基づき、簡単な構造で各メモリセルのサイズをより
小さくしメモリ装置の記憶密度を向上させることにある
。

発明の構成 そしてこの目的は、本発明によれば、各メモリセルがト
ランスファゲート用トランジスタと第１および第２の電
極を有するキャノ４シタとを具備し、該トランス７アダ
ート用トランジスタのダート電極上部に該第１の電極が
形成され、各メモリセル間を隣接するメモリセルのトラ
ンスファゲート用トランジスタのソース電極とこれらソ
ース電極間のチャンネル上に形成されたダート電極とに
よって構成されるかつ常にオフ状態であるトランジスタ
によって分離し、該分離用トランジスタのｙ　−計電極
を構成する導電層が該第１の電極上部まで延長形成され
て該第２の電極をも構成している半導体記憶装置を提供
するととによって達成される。

発明の実施例 以下、図面により本発明の詳細な説明する。

第３図は、本発明の１実施例に係わる半導体記憶装置に
おけるメモリセルの構造を示す。同図において、１５は
Ｐ型半導体基板、１６．１７，１８゜１９はＰ型半導体
基板１５上に形成されたＮ＋型型数散層２０．２１はＰ
型基板１５上に薄い絶縁膜を介して形成された第１層目
の導電層、２２゜２３はそれぞれＮ＋型型数散層１７１
８に接続され厚い絶縁膜を介して第１層目の導電層２０
゜２１上に形成された第２層目の導電層、そして２４は
第２層目の導電層２２．２３上に薄い絶縁膜を介して形
成された第３層目の導電層である。

各々の導電層は例えば多結晶シリコン、即ちいわゆるポ
リシリコン等によって形成される。また、第３図におい
ては、各導電層およびＰ型基板１５間の絶縁膜は図示を
省略している。

第３図においては、炉型拡散層１６，１７と第１層目の
導電層２０等およびＮ＋型型数散層１８１９と第１層目
の導電層２１等がそれぞれトランスファゲート用のトラ
ンジスタ２５および２６を構成している。また、第２層
目の導電層２２と第３層目の導電層２４、および第２層
目の導電層２３と第３層目の導電層２４がそれぞれトラ
ンスファｆ−）用トランジスタ２５および２６に対応す
るキャノぐシタを構成している。第１層目の導電層２０
および２１は各々のトランジスタ２５および２６のｆｆ
−）電極を形成すると共にワード線Ｍ、を形成している
。Ｎ＋型型数散層１６よび１９はそれぞれ図示しないビ
ット線ＢＬに接続され、あるいはビット線ＢＬを構成し
ている。第３層目の導電層２４は例えば接地される。

第３図に示される構造において注目すべき点は、各メモ
リセル間の分離にフィールド酸化膜を使用せず、Ｎ＋型
型数散層１７１８および第３層目の導電層２４の基板対
向部２４ａとによって構成されるトランジスタによって
分離するいわゆるフィールドシールドが用いられている
点である。このフィールドシールド用トランジスタは第
３層目の導電層２４、したがって２４＆が接地されてい
る結果、あるいは電源の低電圧側備子に接続されている
結果、カットオフ状態に維持され、したがって＠）％’
）＊に工５＋あや、エヵ８□１８９．い　町る。そして
、第３層目の導電層２４が各メモリセルのキャパシタの
一方の電極とフィールドシールド用トランジスタのダー
ト電極とを兼ねている。

この様な構成により、フィールド酸化膜が不要になシ、
フィールド酸化膜を形成するだめの位置合わせが不要と
なるため、メモリセルのサイズを大幅に減小させること
が可能になる。

次に、第４図を参照して第３図の装置の製造方法を説明
する。まず、第４図（−）に示すように、Ｐ型半導体基
板１５上に２酸化ケイ素（ｓｌｏ２）等の薄い絶縁膜３
０１多結晶シリコン等による第１層目の導電層３１、厚
い絶縁膜３２、および第２層目の導電層３３を重ねて形
成する。

そして、第４図（ｂ）に示すように、第２層目の導電膜
３３をエツチング処理してキヤｔ４シタの電極部分３４
を形成する。さらに、この電極部分に窒化処理によって
窒化膜（８１３Ｎ４）３５を形成する。

次に、窒化膜３５をマスクとして用いることによシ、異
方性エツチング（リアクティブイオンエツチング）を行
ない第４図（ｃ）に示すような構造を得る。即ち、窒化
膜３５の部分を除き絶縁膜３２および第１Ｎの導電層３
１を除去する。

次に、酸化処理を行なうととによ１り第４図（ｄ）に示
すように第１層目の導電層よりトランスファゲート用ト
ランジスタのダート電極となるべき部分を絶縁膜（Ｓｉ
ｎ２）によっておおい囲むような構造とする。

との状態で、いわゆるウォッシュアウトと称せられるエ
ツチング処理を行なうことにょシ絶縁膜部分（Ｓ　１０
２　）を所定厚みだけ除去し、Ｐ型基板１５の表面を露
出させる。

次に、窒化膜部分を除去し、多結晶シリコンを例えばＣ
■法によシ付加して第４図（ｆ　’）に示す構造を得る
。この状態では、第２層目の導電層３６は、もともと存
在した第２層目の導電層３４の部分のみが他の部分より
厚くなっている。

この状態で、異方性エツチングによシ第２層目の導電層
３６をエツチングすることにより、第４図（ｇ）に示す
構造を得る。この場合、異方性工、チタグは導電層３６
のほとんど表面のみをエッチタグ除去し、側面部はほと
んど除去しないため、第２層目の導電層３６の基板１５
上に直接形成された部分が完全に除去されると共に、ト
ランスファｆ−）用トランジスタのダート電極相当部の
上部の厚みが第４図（ｆ）の状態における厚みよりも薄
くなる。

次に、パターニングにより第２層目の導電層の１部を除
去すると共に酸化処理を行なうことにより第４図（ｈ）
に示す構造を得る。この時、第２層目の導電層の基板１
５と接する部分から基板１５中に不純物が拡散されてＮ
＋型領領域３７．３８が形成されると共に、第２層目の
導電層上等に絶縁膜３９が形成される。

そして、第３層目の導電層として多結晶シリコン層等を
形成し、パターニングによシ第４図（ｉ）に示すように
第３層目の電極４０を形成する。さらに、ビット線対応
部に拡散層４１．４２を形成する。そして、その後通常
の半導体記憶装置の場合と同様に、例えば拡散層４１．
４２等にアルミニウムの導電線（コンタクト）をつける
等の処理を行なうことによって製造が完了する。

第５図は、他の製造方法を示す。まず、第５図（−）に
示すように、Ｐ型半導体基板５０上に薄い絶縁膜５１、
第１層目の導電層５２および厚い絶縁膜５３を形成した
後、エツチング処理等によシ第１層目の導電層５２およ
び厚い絶縁膜５３の部分にパターニングを施し、トラン
スファダート用トランジスタのｆｆ−）電極となる部分
および該部分上の厚い絶縁膜部分のみを残し他の部分を
除去する。

次に、第５図（ｂ）に示すように、ＣＶＤ法等により２
酸化ケイ素（Ｓ１０２）を全体に付加する。これにより
、特にダート電極部分５２上の絶縁膜が他の部分よりも
厚くなる。

この状態で、異方性エツチング処理を行ない、第５図（
Ｃ）に示すように、Ｐ型基板５０上の絶縁膜部分を除去
して該基板５０を露出させる。この時、ダート電極部分
５２上の絶縁膜も所定幅だゆユ。６゜　１ 次に、第５図（ｄ）に示すように、全体に多結晶シリコ
ン等の導電膜を付加してパターニングを行なうことによ
り第２層目の導電層５４を形成する０ さらに、全体に酸化処理を行ない絶縁膜を形成する。こ
の時、第２層目の導電層５４の基板５０に接する部分か
ら不純物が基板５０内に拡散されＮ＋型型数散層５５形
成される。さらに、全体に多結晶シリコン層を付加し、
ノ臂ターニングを行なうことによって第５図（ｅ）に示
すように第３層目の導電層５６を形成する。また、ビッ
ト線対応部に不純物拡散を行ないＮ＋型型数散層５７形
成シ、以後アルミニウムコンタクトの付加等の処理を行
なうことによりデバイスが完成する。

第５図の方法によれば、第２層目の導電層５４を形成す
る場合にマスク等を用いてｚ４ターニングを行なうため
、位置合わせのための余裕分が必要となり、したがって
第４図の場合の方法に比してややメモリセルサイズが大
きくなるが、製造プロセスがかなり簡略化できる。

第６図に更に他の実施例を示す。第６図は構造的、プロ
セス工程的にも第３図、第４図に示す実施例とほぼ同一
である。同一部分は同一番号で示しである。前実施例と
の相違点はフィールドシールド部分に基板と同型の不純
物層７１を形成した点にある。これによりフィールドシ
ールドトランジスタのＶｔｈを十分高くする事によりセ
ルの分離がよシ確実となる。とのｖｔｈを電源電圧より
高くする事により、導電膜２４を接地でなく、高圧電源
側に接続する事も可能である。

この不純物層を形成する為には第４図（ｇ）の工程にお
いて、粗いマスクを用いて、必要部分（つ寸り基板露出
部のうちセル間に当る部分）にのみ不純物を導入するこ
とで簡単に実現できる。

第７図に基板と同型の不純物層の形成を第５図に示す実
施例に適用した実施例を示す。この場合も第６図と同様
な効果が得られる。

発明の効果 とのように、本発明によれば、フィールドシールドによ
って各メモリセル間を分離し、かつフィールドシールド
のだめのトランジスタのダート電極をメモリセルのキャ
ノぐシタ電極と共用したから、フィールド酸化膜によっ
てメモリセルの分離を行なう場合に比してメモリセルの
サイズが大幅に小型化され、半導体記憶装置の記憶密度
を大幅に向上することが可能になる。また、マスクパタ
ーンの位置合わせを不要にすることも可能であるから、
位置合わせにおける誤差を吸収するだめの余裕分を不要
にすることが可能となυ、メモリセルサイズをさらに小
さくすることも可能になる。

【図面の簡単な説明】

第１図は一般的なダイナミックランダムアクセスメモリ
装置のメモリセルの回路を示す電気回路図、第２図は従
来形のダイナミックランダムアクセスメモリに用いられ
ているメモリセルの構造を示す断面図、第３図は本発明
の１実施例に係わる半導体記憶装置に用いられるメモリ
セルの構造を示す断面図、第４図は第３図の装置を製造
するだめのプロセスを示す説明図、第５図は本発明の１
実施例に係わる半導体記憶装置を製造するだめの他の製
造プロセスを示す説明図、第６図は第４図実施例の変形
例、第７図は第５図実施例の変形例である。 ＢＬ・−・ビット線、ＷＬ　・・・ワード線、Ｑ・・・
トランスファゲート用トランジスタ、Ｃ・・・キャノ９
シタ、１．１５・・・Ｐ型半導体基板、２．３．４，５
゜１６．１７，１８．１９・・・炉型拡散層、６・・・
フィールド酸化膜、７，８．２０．２１・・・第１層目
の導電膜、９．１０，２２．２３・・・第２層目の導電
膜、１１．２４・・・第３層目の導電膜、２５゜２６・
・・トランスファｒ−）用トランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西舘和之 弁理士　内　１）幸　男 汽 弁理士　山　口　昭　之 ２９７ −２９９− 娘　− 〇

Claims (1)

【特許請求の範囲】
1. 各メモリセルがトランスファダート用トランジスタと第
   １および第２の電極を有するキャノやシタとを具備し、
   該トランスファダート用トランジスタのダート電極上部
   に該第１の電極が形成され、各メモリセル間を隣接する
   メモリセルのトランスファゲート用トランジスタのソー
   ス電極とこれらソース電極間のチャンネル上に形成され
   たｙ−ト電極とによって構成されかつ、常にオフ状態で
   ある分離用トランジスタによって分離し、該分離用トラ
   ンジスタのダート電極を構成する導電層が該第１の電極
   上部まで延長形成されて該第２の電極をも構成している
   ことを特徴とする半導体記憶装置。