JPS6160014A - プログラマブル・ロジツク・アレイ - Google Patents
プログラマブル・ロジツク・アレイInfo
- Publication number
- JPS6160014A JPS6160014A JP59181993A JP18199384A JPS6160014A JP S6160014 A JPS6160014 A JP S6160014A JP 59181993 A JP59181993 A JP 59181993A JP 18199384 A JP18199384 A JP 18199384A JP S6160014 A JPS6160014 A JP S6160014A
- Authority
- JP
- Japan
- Prior art keywords
- array
- channel
- program
- line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、アンド・アレイ及びオア・アレイを備えるプ
ログラマブル・ロジック・プレイ（ＰＬＡ）の改良に関
する◎ ＰＬＡは例えば組合せ論理回路、 Ｅｉ序回路、コード
変換、キャラクタジェネレータ、マイクロプログラム制
御、シーケ／ス制御、デコーダ／エンコーダ、シフタ等
に応用される。
ログラマブル・ロジック・プレイ（ＰＬＡ）の改良に関
する◎ ＰＬＡは例えば組合せ論理回路、 Ｅｉ序回路、コード
変換、キャラクタジェネレータ、マイクロプログラム制
御、シーケ／ス制御、デコーダ／エンコーダ、シフタ等
に応用される。
大規模半導体集績回路装置（Ｌ、ＳＩ）のレイアクト方
式としては、例えばスタンダードセル（ビルディングブ
ロック）方式、マスタスライス（ゲートアレイ）方式な
ど、その処理を容易にする方式が広（実用化されて、開
発設計に必要な時間及び経費の削減の大きい効果によっ
てカスタムＬＳＩが急速番ζ普及しつつある◎ ＰＬＡについてもこれらのレイアウト方式によって前記
の効果が得られるが、ＬニーＭＯＳマスタスライス方式
の半導体基板を効率よく使用することができる回路構成
が要望されている。
式としては、例えばスタンダードセル（ビルディングブ
ロック）方式、マスタスライス（ゲートアレイ）方式な
ど、その処理を容易にする方式が広（実用化されて、開
発設計に必要な時間及び経費の削減の大きい効果によっ
てカスタムＬＳＩが急速番ζ普及しつつある◎ ＰＬＡについてもこれらのレイアウト方式によって前記
の効果が得られるが、ＬニーＭＯＳマスタスライス方式
の半導体基板を効率よく使用することができる回路構成
が要望されている。
従来例えばロチャネルのＭＩＳ形電界効果トランジスタ
（ＦＩ３Ｔ）素子を用いた１）ＬＡが行なわれているが
、この回路構成では定常的に電流が流れる状態がありて
、その規模が増大するにつれて消費電力の増加が問題と
なる。
（ＦＩ３Ｔ）素子を用いた１）ＬＡが行なわれているが
、この回路構成では定常的に電流が流れる状態がありて
、その規模が増大するにつれて消費電力の増加が問題と
なる。
本発明者はＰＬＡのこの様な問題点に対処するために、
先に特願昭５７−２３３８１４によって下記のＰＬＡを
提供している。
先に特願昭５７−２３３８１４によって下記のＰＬＡを
提供している。
第３図は該発明の一実施例を示す要部回路図である。図
において、ＡＡはアンド・アレイ、０人はオア・アレイ
、１は入力端子、２は出方端子、３はアンド・アレイの
ロウ（ＲＯＷ）線、４はアンド・アレイのコラム（ＣＯ
ＬＵＭＮ）、Ｉ！、５はオア・アレイのコラム線、６は
オア・アレイのロウ線、７はアンド・アレイのプログラ
ムトランジスタ、８はオア・アレイのプログラムトラン
ジスタ、ｌｌはｙロック動作する通過型トランジスタ、
１２はアンド・アレイのコラム線プリ千〒−ジ用トラン
ジスタ、１３はアンド・アレイ及びオア・アレイ分離用
通過型トランジスタ、１４はアンド・アレイのロウ線数
′ζ用トランジスタ、１５はオア・アレイのロウ線プリ
チャージ用トランジスタ、１６はオア・アレイのコラム
線放電用トランジスタでは反転クロック信号人力を示し
ている。
において、ＡＡはアンド・アレイ、０人はオア・アレイ
、１は入力端子、２は出方端子、３はアンド・アレイの
ロウ（ＲＯＷ）線、４はアンド・アレイのコラム（ＣＯ
ＬＵＭＮ）、Ｉ！、５はオア・アレイのコラム線、６は
オア・アレイのロウ線、７はアンド・アレイのプログラ
ムトランジスタ、８はオア・アレイのプログラムトラン
ジスタ、ｌｌはｙロック動作する通過型トランジスタ、
１２はアンド・アレイのコラム線プリ千〒−ジ用トラン
ジスタ、１３はアンド・アレイ及びオア・アレイ分離用
通過型トランジスタ、１４はアンド・アレイのロウ線数
′ζ用トランジスタ、１５はオア・アレイのロウ線プリ
チャージ用トランジスタ、１６はオア・アレイのコラム
線放電用トランジスタでは反転クロック信号人力を示し
ている。
ＰＬＡではプログラムトランジスタ７或いは８の有無モ
プログラムが行なわれ、入力端子ｌからの成る入力信号
に対し論理操作を加えて所定の出力信号を出力端子２か
ら出力するが、該発明では、ＰＩ、Ａに於けるアンド・
アレイ及びオア・アレイの負荷トランジスタとしてクロ
ック動作するトランジスタを接続し、且つ、アンド・ア
レイとオア・アレイの間にクローＩり動作する通過型ト
ランジスタを介在させることに依り分離し、定面的な消
費電力を低減させるようにしている。
プログラムが行なわれ、入力端子ｌからの成る入力信号
に対し論理操作を加えて所定の出力信号を出力端子２か
ら出力するが、該発明では、ＰＩ、Ａに於けるアンド・
アレイ及びオア・アレイの負荷トランジスタとしてクロ
ック動作するトランジスタを接続し、且つ、アンド・ア
レイとオア・アレイの間にクローＩり動作する通過型ト
ランジスタを介在させることに依り分離し、定面的な消
費電力を低減させるようにしている。
前記先願発明によるＰＬＡは、定常消費電力を殆んど必
要としないダイナミック動作をさせることができ、回路
構成も極めて簡単で容易に実施できる。しかしながらこ
のＰＬＡはプログラムトランジスタが１チヤネルのみで
あるために、ＣＭＯＳマスタスライス方式のＬＳＩとし
て実施するならば甚だ無駄が多い。すなわちＣＭＯＳマ
スタライス上には一般に１チヤネル素子とｐチャネル素
子とが同数形成されてｈる丸めに、前記ＰＬＡではｐチ
ャネル素子を多量に残すこととなる。
要としないダイナミック動作をさせることができ、回路
構成も極めて簡単で容易に実施できる。しかしながらこ
のＰＬＡはプログラムトランジスタが１チヤネルのみで
あるために、ＣＭＯＳマスタスライス方式のＬＳＩとし
て実施するならば甚だ無駄が多い。すなわちＣＭＯＳマ
スタライス上には一般に１チヤネル素子とｐチャネル素
子とが同数形成されてｈる丸めに、前記ＰＬＡではｐチ
ャネル素子を多量に残すこととなる。
（問題点を解決するための手段〕
前記問題点叶、クロック動作する負荷トランジスタが接
続されたアンド・アレイ及びオア・アレイ、並びに該ア
ンド・アレイとオア・アレイとを分離するために両者の
間に配設されクロック動作する通過型トランジスタを備
えて、ｎチャネル形のプログラムトランジスタが接続さ
れたロウ線及びコラム線と、ｐチャネル形のプログラム
トランジスタが接続されたロウ線及びコラム線とを有す
る本発明によるグ党グラマプル＠ロジック・アレイによ
り解決される◇ （作用） 本発明によるプ胃グラマプルａ６ジツク・アレイは、ア
ンド・アレイとオア・アレイとを通じてプログラムトラ
ンジスタがｎチャネル形である系と、ｐチャネル形であ
る系とを並列に形成し、レベルが反転した対称的動作を
組合わせて、一つに纏った所要の論理操作を行なうもの
である。
続されたアンド・アレイ及びオア・アレイ、並びに該ア
ンド・アレイとオア・アレイとを分離するために両者の
間に配設されクロック動作する通過型トランジスタを備
えて、ｎチャネル形のプログラムトランジスタが接続さ
れたロウ線及びコラム線と、ｐチャネル形のプログラム
トランジスタが接続されたロウ線及びコラム線とを有す
る本発明によるグ党グラマプル＠ロジック・アレイによ
り解決される◇ （作用） 本発明によるプ胃グラマプルａ６ジツク・アレイは、ア
ンド・アレイとオア・アレイとを通じてプログラムトラ
ンジスタがｎチャネル形である系と、ｐチャネル形であ
る系とを並列に形成し、レベルが反転した対称的動作を
組合わせて、一つに纏った所要の論理操作を行なうもの
である。
アンドｅアレイとオア・アレイとのプログラムトランジ
スタは両チャネル形を全く同等に使用することが可能で
あって、前記問題点を解決することができる。
スタは両チャネル形を全く同等に使用することが可能で
あって、前記問題点を解決することができる。
以下本発明を実施例により具体的に説明する。
第１図は本発明の一実施例を示す回路図、第２図はその
タイムチャートでアル。
タイムチャートでアル。
本拠施例のプログラムトランジスタはｎチャネル形とｐ
チャネル形の双方が用いられ、アンド・アレイでは、ロ
チャネル形プログラムトランジスタ７ａはロウ線３ａと
コラム線４ｍに、ｐチャネル形プログラムトランジスタ
７ｂはロウｌ１ａ３ｂとコラム線４ｂに接続される。オ
ア・アレイでは、前記コラム線４ａにトランジスタ１３
を介して接続されるコラム線５ａにｎチャネルプログラ
ムトランジスタ８ａが接続され、これにロウ線６ａが接
続される。ｐチャネル形プログラムトランジスタ８ｂに
ついても同様にコラム線５’ｂ及びロウ線６ｂが対応し
、またプログラムトランジスタが設けられない場合にも
前記各線の対応が保たれる。
チャネル形の双方が用いられ、アンド・アレイでは、ロ
チャネル形プログラムトランジスタ７ａはロウ線３ａと
コラム線４ｍに、ｐチャネル形プログラムトランジスタ
７ｂはロウｌ１ａ３ｂとコラム線４ｂに接続される。オ
ア・アレイでは、前記コラム線４ａにトランジスタ１３
を介して接続されるコラム線５ａにｎチャネルプログラ
ムトランジスタ８ａが接続され、これにロウ線６ａが接
続される。ｐチャネル形プログラムトランジスタ８ｂに
ついても同様にコラム線５’ｂ及びロウ線６ｂが対応し
、またプログラムトランジスタが設けられない場合にも
前記各線の対応が保たれる。
トランジスタ１１及び１３は前記従来例と同様にすべて
ロチャ１．ル形であるが、前記従来例のトランジスタ１
２，１４．１５及び１６に相当するトランジスタは２種
のチャネル形が用いられ、プログラムトランジスタがｎ
チャネル形である線にはｎチャネル形のｌ ２ａ 、
ｌ ５ａ及び１１チヤネル形の１４８゜１５ａが、プロ
グラムトランジスタがｎチャネル形である線にはｎチャ
ネル形の１２ｂ、１５ｂ及びｐチーｒカル形の１４ｂ、
１６ｂがそれぞれ用いられる。また第１図中Ａａ、Ａｂ
乃至Ｄａ、Ｄｂはそれぞれノードを示す。
ロチャ１．ル形であるが、前記従来例のトランジスタ１
２，１４．１５及び１６に相当するトランジスタは２種
のチャネル形が用いられ、プログラムトランジスタがｎ
チャネル形である線にはｎチャネル形のｌ ２ａ 、
ｌ ５ａ及び１１チヤネル形の１４８゜１５ａが、プロ
グラムトランジスタがｎチャネル形である線にはｎチャ
ネル形の１２ｂ、１５ｂ及びｐチーｒカル形の１４ｂ、
１６ｂがそれぞれ用いられる。また第１図中Ａａ、Ａｂ
乃至Ｄａ、Ｄｂはそれぞれノードを示す。
本実施ρ１の動作はプログラムトランジスタがｎチャネ
ル形である系については前記従来例と同様であり、プロ
グラムトランジスタがｐチャネル形である系についてま
ず説明する。
ル形である系については前記従来例と同様であり、プロ
グラムトランジスタがｐチャネル形である系についてま
ず説明する。
クロック信号ＣＫが”）１”のときトランジスタ１１は
オフとなり、入力端子ｌとアンド・アレイＡＡのロウ線
３ｂはｆ＋離され、またトランジスタ１４ｂがオン石な
りロウ線３ｂすなわちノードＡｂはプリチャージされて
”■（“となる。
オフとなり、入力端子ｌとアンド・アレイＡＡのロウ線
３ｂはｆ＋離され、またトランジスタ１４ｂがオン石な
りロウ線３ｂすなわちノードＡｂはプリチャージされて
”■（“となる。
このときトランジスター２ｂはオン、１３はオフとなる
。プログラムトランジスタ７ｂはロウ線３ｂが１Ｈ′で
あるためにオフとなり、プログラムトランジスタの有無
にかかわらず、アンド・アレイのコラム線４ｂすなわち
ノードＪｂはブリディスチャージされて“Ｌ”となる。
。プログラムトランジスタ７ｂはロウ線３ｂが１Ｈ′で
あるためにオフとなり、プログラムトランジスタの有無
にかかわらず、アンド・アレイのコラム線４ｂすなわち
ノードＪｂはブリディスチャージされて“Ｌ”となる。
更にイアφアレイについてはトランジスター５ｂ及び１
６ｂがこのときオンとなる。トランジスター６ｂがオン
となりコラム線５ｂすなわちノードｃｂがプリチャージ
されて“Ｈ“となり、この結果プログラムトランジスタ
８ｂの有無にかかわらずコラム線６ｂすなわちノードＤ
ｂはブリディスチャージされて＠Ｌ”となる。
６ｂがこのときオンとなる。トランジスター６ｂがオン
となりコラム線５ｂすなわちノードｃｂがプリチャージ
されて“Ｈ“となり、この結果プログラムトランジスタ
８ｂの有無にかかわらずコラム線６ｂすなわちノードＤ
ｂはブリディスチャージされて＠Ｌ”となる。
クロック信号ＣＫが＠Ｌ″のとき本実施例のＰＬＡはア
クティブとなり、入力端子ｌへの入力信号ｒｉｎが”Ｈ
″のとき選択、”Ｌ″のとき非選択である。第３図のタ
イミングチャートは、入力端子１．！ニドランシスター
１との間にインバーター゛７が設けられた回路 につい
て、入力信号によりて選択された場合を第１列に、非選
択の場合をｇＨ列に示している。
クティブとなり、入力端子ｌへの入力信号ｒｉｎが”Ｈ
″のとき選択、”Ｌ″のとき非選択である。第３図のタ
イミングチャートは、入力端子１．！ニドランシスター
１との間にインバーター゛７が設けられた回路 につい
て、入力信号によりて選択された場合を第１列に、非選
択の場合をｇＨ列に示している。
クロック信号が−Ｌ’のアクティブ状態では、トランジ
スタ１２ｂ、１４ｂ、１５ｂ、１６ｂがオフとなる。
スタ１２ｂ、１４ｂ、１５ｂ、１６ｂがオフとなる。
またトランジスタ１１．１３がオンとなって、入力信号
Ｄｉｎ又は−がアンド・アレイのロウ線３ｂ選択状態す
なわちｐｉｎが“Ｈ″のとき、ロウ線３ｂすなわちノー
ドＡｂはＤｉｎによって“Ｌ”となり、プログラムトラ
ンジスタ７ｂがあればこれがオンとなって、コラム線４
ｂすなわちノードＢｂは′″ビとなり、コラム線５ｂす
なわちノードＣｂを＠Ｈ−に保つ。コラム線５ｂにプロ
グラムトランジスタ８ｂが接続されていてもこれはオフ
状態が継続して、ロウ線６ｂｊなわちノードＤｂは＠Ｌ
＝に保たれる。またアンドウアレイのプログラムトラン
ジスタ７ｂがなければノードｃｂがＬ″、オア・アレイ
のプログラムトランジスタ８ｂがオンとなって、ノード
Ｄｂは“Ｈ”となる。
Ｄｉｎ又は−がアンド・アレイのロウ線３ｂ選択状態す
なわちｐｉｎが“Ｈ″のとき、ロウ線３ｂすなわちノー
ドＡｂはＤｉｎによって“Ｌ”となり、プログラムトラ
ンジスタ７ｂがあればこれがオンとなって、コラム線４
ｂすなわちノードＢｂは′″ビとなり、コラム線５ｂす
なわちノードＣｂを＠Ｈ−に保つ。コラム線５ｂにプロ
グラムトランジスタ８ｂが接続されていてもこれはオフ
状態が継続して、ロウ線６ｂｊなわちノードＤｂは＠Ｌ
＝に保たれる。またアンドウアレイのプログラムトラン
ジスタ７ｂがなければノードｃｂがＬ″、オア・アレイ
のプログラムトランジスタ８ｂがオンとなって、ノード
Ｄｂは“Ｈ”となる。
非選択状態すなわちＤｉｎが“Ｌ″のときには、アンド
拳アレイのノード人す、Ｂｂは変化しないが、オアーア
レイのコラム線５ｂが“Ｌ″となって、プログラムトラ
ンジスタ８ｂがあればノードＤｂは”Ｈ＝となる。
拳アレイのノード人す、Ｂｂは変化しないが、オアーア
レイのコラム線５ｂが“Ｌ″となって、プログラムトラ
ンジスタ８ｂがあればノードＤｂは”Ｈ＝となる。
プログラムトランジスタがｎチャネル形である系につい
ては上述の説明とはレベルが反転した動作が全く同様に
行なわれる。従って何れか一方の系、例えばｎチャネル
形の系の出力を出力バッファｔａｂ等で反転することに
よって、両系統の論理動作は完全に一致する。
ては上述の説明とはレベルが反転した動作が全く同様に
行なわれる。従って何れか一方の系、例えばｎチャネル
形の系の出力を出力バッファｔａｂ等で反転することに
よって、両系統の論理動作は完全に一致する。
以上説明した叩く本発明によれば、プログラマブル愉ロ
ジック・アレイについて定常消費電力を殆んど消費しな
い特徴を損うことなく、プログラムトランジスタにｎチ
ャネル形とｎチャネル形とを同等に用いることが可能と
なり、例えばＣＭＯＳマスタスライス方式のＬＳＩ等に
適用してその集積度を向上することができる。
ジック・アレイについて定常消費電力を殆んど消費しな
い特徴を損うことなく、プログラムトランジスタにｎチ
ャネル形とｎチャネル形とを同等に用いることが可能と
なり、例えばＣＭＯＳマスタスライス方式のＬＳＩ等に
適用してその集積度を向上することができる。
第１図は本発明の実施例を示す回路図、第２図はそのタ
イミングチャート、第３図は従来例を示す回路図である
。 図において、ＡＡはアンド・アレイ、ＯＡはオア・アレ
イ、ｌは入力端子、２は出力端子、３ａ。 ３ｂ、４ｉ、４ｂ＋５ａ、５ｂ、６ａ及び６ｂはロウ線
又はコラム線、７ａ、７ｂ、３ａ及び８ｂはプログラム
トランジスタ、１１，１３，１２ａ、１２ｂ、１４ａ、
１４ｂ。 １５ａ、１５ｂ、１６ａ及び１６ｂはトランジスタ、エ
フはインバータ、ｉ８ａ及び１８ｂは出力バッファを示
す。 年 １ の 享 ２ 図 Ａ４ ７１リテシスナヤーン゛ 寥 ３ 口
イミングチャート、第３図は従来例を示す回路図である
。 図において、ＡＡはアンド・アレイ、ＯＡはオア・アレ
イ、ｌは入力端子、２は出力端子、３ａ。 ３ｂ、４ｉ、４ｂ＋５ａ、５ｂ、６ａ及び６ｂはロウ線
又はコラム線、７ａ、７ｂ、３ａ及び８ｂはプログラム
トランジスタ、１１，１３，１２ａ、１２ｂ、１４ａ、
１４ｂ。 １５ａ、１５ｂ、１６ａ及び１６ｂはトランジスタ、エ
フはインバータ、ｉ８ａ及び１８ｂは出力バッファを示
す。 年 １ の 享 ２ 図 Ａ４ ７１リテシスナヤーン゛ 寥 ３ 口
Claims (1)
- クロック動作する負荷トランジスタが接続さたアンド
・アレイ及びオア・アレイ、並びに該アンド・アレイと
オア・アレイとを分離するために両者の間に配設されク
ロック動作する通過型トランジスタを備えて、ｎチャネ
ル形のプログラムトランジスタが接続されたロウ線及び
コラム線と、ｐチャネル形のプログラムトランジスタが
接続されたロウ線及びコラム線とを有することを特徴と
するプログラマブル・ロジック・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181993A JPS6160014A (ja) | 1984-08-31 | 1984-08-31 | プログラマブル・ロジツク・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181993A JPS6160014A (ja) | 1984-08-31 | 1984-08-31 | プログラマブル・ロジツク・アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160014A true JPS6160014A (ja) | 1986-03-27 |
Family
ID=16110446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181993A Pending JPS6160014A (ja) | 1984-08-31 | 1984-08-31 | プログラマブル・ロジツク・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348013A (ja) * | 1986-08-13 | 1988-02-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | プログラム可能論理アレイ |
| JPH01175414A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体集積回路 |
-
1984
- 1984-08-31 JP JP59181993A patent/JPS6160014A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348013A (ja) * | 1986-08-13 | 1988-02-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | プログラム可能論理アレイ |
| JPH01175414A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体集積回路 |
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