JPH057137A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH057137A JPH057137A JP3183586A JP18358691A JPH057137A JP H057137 A JPH057137 A JP H057137A JP 3183586 A JP3183586 A JP 3183586A JP 18358691 A JP18358691 A JP 18358691A JP H057137 A JPH057137 A JP H057137A
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- Japan
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- output
- circuit
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ユーザが出力のスイッチング時間を選択でき
る半導体集積回路装置を得る。 【構成】 出力回路のトランジスタＴｒ11，Ｔｒ12のう
ちグランド側にトランジスタＴｒ13を併設し、トランジ
スタＴｒ12をオンするための駆動信号φ2 と外部からそ
の出力をオン／オフできるスイッチング時間設定回路１
６の出力φ3 との論理積をＮＡＮＤゲート１４でとり、
その反転信号でトランジスタＴｒ13を駆動し、トランジ
スタＴｒ13を出力に寄与するか否かをユーザサイドで制
御する。
る半導体集積回路装置を得る。 【構成】 出力回路のトランジスタＴｒ11，Ｔｒ12のう
ちグランド側にトランジスタＴｒ13を併設し、トランジ
スタＴｒ12をオンするための駆動信号φ2 と外部からそ
の出力をオン／オフできるスイッチング時間設定回路１
６の出力φ3 との論理積をＮＡＮＤゲート１４でとり、
その反転信号でトランジスタＴｒ13を駆動し、トランジ
スタＴｒ13を出力に寄与するか否かをユーザサイドで制
御する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にその出力回路のスイッチング時間を制御で
きるようにしたものに関するものである。
に関し、特にその出力回路のスイッチング時間を制御で
きるようにしたものに関するものである。
【０００２】
【従来の技術】図３は従来の半導体集積回路装置の出力
回路を示す回路図であり、図において、Ｔｒ1 ，Ｔｒ2
はＮチャンネルＭＯＳトランジスタ、φ1 ，φ2 はそれ
ぞれＴｒ1 ，Ｔｒ2 のゲート端子に入力される入力信
号、ＤOUT は出力回路の出力信号である。
回路を示す回路図であり、図において、Ｔｒ1 ，Ｔｒ2
はＮチャンネルＭＯＳトランジスタ、φ1 ，φ2 はそれ
ぞれＴｒ1 ，Ｔｒ2 のゲート端子に入力される入力信
号、ＤOUT は出力回路の出力信号である。
【０００３】次に動作について説明する。図４は図３に
示される出力回路に入力される信号φ1 ，φ2 及び出力
信号ＤOUT のタイミングチャートである。今、時刻Ｔで
φ1 が“Ｌ”から“Ｈ”レベルに変化したとし、φ2 は
“Ｌ”のままであるとする。この場合、トランジスタＴ
ｒ1 は“ＯＮ”状態になり、トランジスタＴｒ2は“Ｏ
ＦＦ”状態を保つため、出力ＤOUT は“Ｈ”レベルにな
る。この時、トランジスタＴｒ1 のコンダクタンスが比
較的大きい場合には、図４の実線に示すような出力信号
になり、コンダクタンスが比較的小さい場合には図４の
破線に示すような出力信号となる。即ち、トランジスタ
Ｔｒ1 のコンダクタンスが大きい場合には、出力信号は
速やかに“Ｈ”レベルになり、コンダクタンスが小さい
場合には緩やかに“Ｈ”レベルになる。一方、実際の出
力信号の波形は、出力端子に付加される寄生的なインダ
クタンス及びキャパシタンスのためにオーバーシュー
ト，アンダーシュートが発生する。このオーバーシュー
ト，アンダーシュートはスイッチング時間が短い場合に
は大きくなり、長い場合には小さくなるのが一般的であ
る。
示される出力回路に入力される信号φ1 ，φ2 及び出力
信号ＤOUT のタイミングチャートである。今、時刻Ｔで
φ1 が“Ｌ”から“Ｈ”レベルに変化したとし、φ2 は
“Ｌ”のままであるとする。この場合、トランジスタＴ
ｒ1 は“ＯＮ”状態になり、トランジスタＴｒ2は“Ｏ
ＦＦ”状態を保つため、出力ＤOUT は“Ｈ”レベルにな
る。この時、トランジスタＴｒ1 のコンダクタンスが比
較的大きい場合には、図４の実線に示すような出力信号
になり、コンダクタンスが比較的小さい場合には図４の
破線に示すような出力信号となる。即ち、トランジスタ
Ｔｒ1 のコンダクタンスが大きい場合には、出力信号は
速やかに“Ｈ”レベルになり、コンダクタンスが小さい
場合には緩やかに“Ｈ”レベルになる。一方、実際の出
力信号の波形は、出力端子に付加される寄生的なインダ
クタンス及びキャパシタンスのためにオーバーシュー
ト，アンダーシュートが発生する。このオーバーシュー
ト，アンダーシュートはスイッチング時間が短い場合に
は大きくなり、長い場合には小さくなるのが一般的であ
る。
【０００４】また、図５は出力信号ＤOUT が“Ｌ”レベ
ルとなる場合の入力信号φ1 ，φ2 及び出力信号波形を
示したものである。この場合もスイッチング速度が速い
場合には、大きなオーバーシュート，アンダーシュート
が発生し、スイッチング速度が遅い場合には、比較的小
さなオーバーシュート，アンダーシュートが発生する。
一方、Ｔｒ1 ，Ｔｒ2 のコンダクタンスはトランジスタ
のチャネル巾Ｗを大きくすれば小さくなり、チャネル巾
を小さくすれば大きくなる。また、寄生的なインダクタ
ンス及びキャパシタンス成分は半導体集積回路を搭載す
るプリント基板の状況に大きく依存している。
ルとなる場合の入力信号φ1 ，φ2 及び出力信号波形を
示したものである。この場合もスイッチング速度が速い
場合には、大きなオーバーシュート，アンダーシュート
が発生し、スイッチング速度が遅い場合には、比較的小
さなオーバーシュート，アンダーシュートが発生する。
一方、Ｔｒ1 ，Ｔｒ2 のコンダクタンスはトランジスタ
のチャネル巾Ｗを大きくすれば小さくなり、チャネル巾
を小さくすれば大きくなる。また、寄生的なインダクタ
ンス及びキャパシタンス成分は半導体集積回路を搭載す
るプリント基板の状況に大きく依存している。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、寄生的なイン
ダクタンス，キャパシタンスについてあまり注意が払わ
れていない。プリント基板に出力のスイッチング速度の
速い集積回路が使用された場合には大きなアンダーシュ
ート，オーバーシュートが発生して回路の誤動作を生じ
たり、また逆に、オーバーシュート，アンダーシュート
を軽減するために出力トランジスタのコンダクタンスを
比較的小さくしてスイッチング速度を遅くした集積回路
は、高速動作を必要とするユーザーの希望に沿えない等
の問題があった。
装置は以上のように構成されているので、寄生的なイン
ダクタンス，キャパシタンスについてあまり注意が払わ
れていない。プリント基板に出力のスイッチング速度の
速い集積回路が使用された場合には大きなアンダーシュ
ート，オーバーシュートが発生して回路の誤動作を生じ
たり、また逆に、オーバーシュート，アンダーシュート
を軽減するために出力トランジスタのコンダクタンスを
比較的小さくしてスイッチング速度を遅くした集積回路
は、高速動作を必要とするユーザーの希望に沿えない等
の問題があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ユーザーが出力回路のスイッチ
ング速度を選択できるようにした半導体集積回路装置を
得ることを目的としている。
ためになされたもので、ユーザーが出力回路のスイッチ
ング速度を選択できるようにした半導体集積回路装置を
得ることを目的としている。
【０００７】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、出力回路の電源側あるいはグランド側の
出力トランジスタを２個以上の複数のトランジスタから
構成し、その一部のトランジスタを出力に寄与させるか
どうかを外部から制御できるように構成したものであ
る。
積回路装置は、出力回路の電源側あるいはグランド側の
出力トランジスタを２個以上の複数のトランジスタから
構成し、その一部のトランジスタを出力に寄与させるか
どうかを外部から制御できるように構成したものであ
る。
【０００８】
【作用】この発明によれば、出力トランジスタの等価的
なチャネル巾を外部から制御できるようになるので、出
力トランジスタのコンダクタンスを可変にすることがで
き、ユーザサイドで所要のスイッチング速度を選択でき
る。
なチャネル巾を外部から制御できるようになるので、出
力トランジスタのコンダクタンスを可変にすることがで
き、ユーザサイドで所要のスイッチング速度を選択でき
る。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体集積回路装
置の出力回路を示すもので、図において、Ｔｒ11〜Ｔｒ
13はＮチャンネルＭＯＳトランジスタ、１４はＮＡＮＤ
ゲート（論理演算回路）、１５はインバータ、φ1 ，φ
2 はそれぞれトランジスタＴｒ11，Ｔｒ12のゲート端子
に入力される入力信号であり、図示しない出力駆動回路
（半導体集積回路装置の内部回路）が発生する。ＤOUT
はこの出力回路の出力信号、１６はスイッチング速度設
定回路（選択回路）、φ3 はその出力信号である。
する。図１は本発明の一実施例による半導体集積回路装
置の出力回路を示すもので、図において、Ｔｒ11〜Ｔｒ
13はＮチャンネルＭＯＳトランジスタ、１４はＮＡＮＤ
ゲート（論理演算回路）、１５はインバータ、φ1 ，φ
2 はそれぞれトランジスタＴｒ11，Ｔｒ12のゲート端子
に入力される入力信号であり、図示しない出力駆動回路
（半導体集積回路装置の内部回路）が発生する。ＤOUT
はこの出力回路の出力信号、１６はスイッチング速度設
定回路（選択回路）、φ3 はその出力信号である。
【００１０】また、本実施例では、トランジスタＴｒ12
のチャネル巾は比較的小さく設定しており、トランジス
タＴｒ13のチャネル巾は比較的大きく設定してある。従
って、トランジスタＴｒ12のコンダクタンスは比較的小
さく、トランジスタＴｒ13のそれは比較的大きくなって
いる。
のチャネル巾は比較的小さく設定しており、トランジス
タＴｒ13のチャネル巾は比較的大きく設定してある。従
って、トランジスタＴｒ12のコンダクタンスは比較的小
さく、トランジスタＴｒ13のそれは比較的大きくなって
いる。
【００１１】また、スイッチング速度設定回路の一例を
図２に示す。図のように、ｎ段のダイオード接続された
ＭＯＳトランジスタＴｒ１〜Ｔｒｎの一端に入力信号が
印加され、他端は高抵抗Ｒを介して接地されるととも
に、インバータ１６に入力されている。
図２に示す。図のように、ｎ段のダイオード接続された
ＭＯＳトランジスタＴｒ１〜Ｔｒｎの一端に入力信号が
印加され、他端は高抵抗Ｒを介して接地されるととも
に、インバータ１６に入力されている。
【００１２】次に、この回路の動作について説明する。
今、図２に示す入力端ＩＮに低電圧が印加されたとす
る。この電圧がｎ・ＶTH（Ｖ）より低ければ、ノード２
１は接地レベルとなる。ここで、ＶTHはＭＯＳトランジ
スタのしきい値電圧である。従って、この時φ3 は
“Ｈ”レベルとなる。
今、図２に示す入力端ＩＮに低電圧が印加されたとす
る。この電圧がｎ・ＶTH（Ｖ）より低ければ、ノード２
１は接地レベルとなる。ここで、ＶTHはＭＯＳトランジ
スタのしきい値電圧である。従って、この時φ3 は
“Ｈ”レベルとなる。
【００１３】一方、入力端ＩＮに高電圧が印加された場
合を考えると、この電圧がｎ・ＶTH＋Ａ（Ｖ）を越えた
時はφ3 は“Ｌ”レベルとなる。ここで、Ａはインバー
タ１６の論理しきい値電圧である。通常、このｎ・ＶTH
＋Ａの電圧は電源電圧ＶCC以上に設定される。この時、
φ3 が“Ｌ”レベルなので、図１におけるＮＡＮＤゲー
ト１４の出力はφ2 の状態によらず、常に“Ｈ”レベル
となり、従ってインバータ１５の出力は常に“Ｌ”レベ
ルになる。従って、Ｔｒ13は常に非導通の状態となる。
合を考えると、この電圧がｎ・ＶTH＋Ａ（Ｖ）を越えた
時はφ3 は“Ｌ”レベルとなる。ここで、Ａはインバー
タ１６の論理しきい値電圧である。通常、このｎ・ＶTH
＋Ａの電圧は電源電圧ＶCC以上に設定される。この時、
φ3 が“Ｌ”レベルなので、図１におけるＮＡＮＤゲー
ト１４の出力はφ2 の状態によらず、常に“Ｈ”レベル
となり、従ってインバータ１５の出力は常に“Ｌ”レベ
ルになる。従って、Ｔｒ13は常に非導通の状態となる。
【００１４】一方、φ3 が“Ｈ”レベルの時にφ2 が
“Ｈ”になると、ＮＡＮＤゲート１４の出力が“Ｌ”と
なり、インバータ１５の出力が“Ｈ”となり、Ｔｒ13が
導通する。このようにφ3 信号の状態によりＴｒ13の動
作を制御することが可能になる。
“Ｈ”になると、ＮＡＮＤゲート１４の出力が“Ｌ”と
なり、インバータ１５の出力が“Ｈ”となり、Ｔｒ13が
導通する。このようにφ3 信号の状態によりＴｒ13の動
作を制御することが可能になる。
【００１５】即ち、出力のスイッチング速度を速くした
い時は、ユーザーが設定信号の電圧レベルを“Ｌ”レベ
ルにすればよく、逆に遅くしたい時は設定信号の電圧レ
ベルを“Ｈ”レベルにすることにより、スイッチング速
度を選択することが可能になる。
い時は、ユーザーが設定信号の電圧レベルを“Ｌ”レベ
ルにすればよく、逆に遅くしたい時は設定信号の電圧レ
ベルを“Ｈ”レベルにすることにより、スイッチング速
度を選択することが可能になる。
【００１６】なお、上記実施例では、外部から印加する
電圧値によりスイッチング速度を選択するように構成さ
れているが、最近のＤＲＡＭで周知のように／ＲＡＳ信
号の立ち下がりエッジで取り込んだ所定のアドレスピン
のレベルに応じて内部回路を切り換えるアドレスキー方
式によりスイッチング速度を設定することも可能であ
り、この他の制御方式についても本発明の範疇に入るも
のである。
電圧値によりスイッチング速度を選択するように構成さ
れているが、最近のＤＲＡＭで周知のように／ＲＡＳ信
号の立ち下がりエッジで取り込んだ所定のアドレスピン
のレベルに応じて内部回路を切り換えるアドレスキー方
式によりスイッチング速度を設定することも可能であ
り、この他の制御方式についても本発明の範疇に入るも
のである。
【００１７】また、上記実施例ではグランド側に２個の
出力トランジスタを用意したものを示したが、電源側あ
るいはグランド側および電源側の双方に２個以上の出力
トランジスタを設けるようにしてもよく、上記実施例と
同様の効果を奏する。
出力トランジスタを用意したものを示したが、電源側あ
るいはグランド側および電源側の双方に２個以上の出力
トランジスタを設けるようにしてもよく、上記実施例と
同様の効果を奏する。
【００１８】
【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、出力回路の出力トランジスタを電
源側あるいはグランド側に２つ以上用意し、そのうちの
少なくとも１つが出力に寄与するか否かを外部からの指
定できるようにしたので、スイッチング時間をユーザー
が選択でき、ユーザーの希望に沿ったスイッチング時間
を持った半導体集積回路をメーカーサイドで作り分ける
必要がなく、生産の効率を改善することが可能になる。
積回路装置によれば、出力回路の出力トランジスタを電
源側あるいはグランド側に２つ以上用意し、そのうちの
少なくとも１つが出力に寄与するか否かを外部からの指
定できるようにしたので、スイッチング時間をユーザー
が選択でき、ユーザーの希望に沿ったスイッチング時間
を持った半導体集積回路をメーカーサイドで作り分ける
必要がなく、生産の効率を改善することが可能になる。
【図１】この発明の一実施例による半導体集積回路装置
の出力回路を示す回路図である。
の出力回路を示す回路図である。
【図２】この発明の一実施例によるスイッチング時間設
定回路を示す回路図である。
定回路を示す回路図である。
【図３】従来の半導体集積回路装置の出力回路を示す回
路図である。
路図である。
【図４】“Ｈ”レベルを出力する時のスイッチング波形
を示す波形図である。
を示す波形図である。
【図５】“Ｌ”レベルを出力する時のスイッチング波形
を示す波形図である。
を示す波形図である。
Ｔｒ1 ，Ｔｒ2 ，Ｔｒ13 ＮチャンネルＭＯＳトランジ
スタ １４ ＮＡＮＤゲート １５ インバータ １６ スイッチング速度設定回路
スタ １４ ＮＡＮＤゲート １５ インバータ １６ スイッチング速度設定回路
Claims (1)
- 【特許請求の範囲】 【請求項１】電源側，グランド側、あるいはその両方
に、２個以上の並列に接続されるスイッチング素子によ
り形成され、半導体集積回路装置内部の信号を外部に出
力するための出力回路と、外部に出力すべき“Ｌ”，
“Ｈ”に従って、前記出力回路を駆動する出力駆動回路
と、外部からの制御信号によりその出力状態が制御され
る選択回路と、前記出力駆動回路と前記選択回路の論理
演算信号を出力する論理演算回路とを備え、前記スイッ
チング素子の少なくとも１つは前記出力駆動回路により
その導通／非導通が制御され、残りの少なくとも１つの
スイッチング素子は前記論理演算信号によりその導通，
非導通が制御されるように接続され、このスイッチング
素子を出力回路として寄与させるかどうかを外部から任
意に制御できることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183586A JPH057137A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183586A JPH057137A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057137A true JPH057137A (ja) | 1993-01-14 |
Family
ID=16138411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183586A Pending JPH057137A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057137A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0292019A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 相補形ｍｏｓ出力バッファ回路 |
-
1991
- 1991-06-26 JP JP3183586A patent/JPH057137A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0292019A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 相補形ｍｏｓ出力バッファ回路 |
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