JPH0281441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0281441A JPH0281441A JP23291388A JP23291388A JPH0281441A JP H0281441 A JPH0281441 A JP H0281441A JP 23291388 A JP23291388 A JP 23291388A JP 23291388 A JP23291388 A JP 23291388A JP H0281441 A JPH0281441 A JP H0281441A
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- Japan
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- layer
- gate
- covering layer
- covering
- photoresist layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃａ業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特に電界効
果トランジスタ等のゲート電極の形成方法に関するもの
である。
果トランジスタ等のゲート電極の形成方法に関するもの
である。
第３図（ａ）〜（ｄ）は従来の電界効果トランジスタ等
のゲート電極の製造方法を説明するための工程断面図で
ある。まず、第３図（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板１とｎ型ＧａＡｓからなる動作層２を有する半
導体基板上にフォトレジスト層３を形成し、ゲートパタ
ーンニングがなされる。次に第３図（ｂ）に示すように
、動作層２にリセス領域４をウェットエツチング等によ
り形成し、次いで第３図（Ｃ）に示すように、ゲート電
極材料５′を蒸着等により形成する。次にフォトレジス
ト層３とともに、このフォトレジスト層３上にあるゲー
ト電極材料５′をリフトオフ等により除去することで第
３図（ｄ）に示すようなゲート電極５が完成する。
のゲート電極の製造方法を説明するための工程断面図で
ある。まず、第３図（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板１とｎ型ＧａＡｓからなる動作層２を有する半
導体基板上にフォトレジスト層３を形成し、ゲートパタ
ーンニングがなされる。次に第３図（ｂ）に示すように
、動作層２にリセス領域４をウェットエツチング等によ
り形成し、次いで第３図（Ｃ）に示すように、ゲート電
極材料５′を蒸着等により形成する。次にフォトレジス
ト層３とともに、このフォトレジスト層３上にあるゲー
ト電極材料５′をリフトオフ等により除去することで第
３図（ｄ）に示すようなゲート電極５が完成する。
（発明が解決しようとする課題〕
高周波用電界効果トランジスタの高性能化のために、ゲ
ート長（Ｌｇ）、ゲート抵抗の低減が求められている。
ート長（Ｌｇ）、ゲート抵抗の低減が求められている。
上記のような従来例では、ゲート長短縮のためゲートパ
ターンを細くしてゲート電極材料５′を蒸着等により形
成しているが、ゲート電極５の断面は先細りの台形状に
なり、ゲート電極断面積の減少によりケート抵抗の増加
を招く。つまり、ゲート抵抗の低減を図ると同時に、ゲ
ート長の短縮を図ることができないという問題点があっ
た。
ターンを細くしてゲート電極材料５′を蒸着等により形
成しているが、ゲート電極５の断面は先細りの台形状に
なり、ゲート電極断面積の減少によりケート抵抗の増加
を招く。つまり、ゲート抵抗の低減を図ると同時に、ゲ
ート長の短縮を図ることができないという問題点があっ
た。
この発明は、上記のような問題点を解消するためになさ
れたもので、ゲート抵抗の低減とゲート長の短縮を図っ
た半導体装置の製造方法を得ることを目的とする。
れたもので、ゲート抵抗の低減とゲート長の短縮を図っ
た半導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板上
に下層から順に第１の被覆層、第２の被覆層、薄膜状の
フォトレジスト層が形成され、この薄膜状のフォトレジ
スト層をゲートパターンニングし、第２の被覆層をゲー
トパターニングより広くエツチング等で開窓した後、フ
ォトレジスト層をマスクに第１の被覆層にゲートパター
ニングし、その後、フォトレジスト層の開窓部をゲート
長より広く、かつ開窓された第２の被覆層に対してオー
バーハング状となる状態に後退させた後、ゲート電極金
属を蒸着し、Ｔ形状の断面を有するゲート電極を形成す
るものである。
に下層から順に第１の被覆層、第２の被覆層、薄膜状の
フォトレジスト層が形成され、この薄膜状のフォトレジ
スト層をゲートパターンニングし、第２の被覆層をゲー
トパターニングより広くエツチング等で開窓した後、フ
ォトレジスト層をマスクに第１の被覆層にゲートパター
ニングし、その後、フォトレジスト層の開窓部をゲート
長より広く、かつ開窓された第２の被覆層に対してオー
バーハング状となる状態に後退させた後、ゲート電極金
属を蒸着し、Ｔ形状の断面を有するゲート電極を形成す
るものである。
この発明における半導体装置の製造方法は、薄膜状のフ
ォトレジスト層を採用できるためゲート長の短縮が図れ
るのと同時に、Ｔ形状のゲート電極が得られゲート抵抗
が低減される。
ォトレジスト層を採用できるためゲート長の短縮が図れ
るのと同時に、Ｔ形状のゲート電極が得られゲート抵抗
が低減される。
以下、この発明の一実施例を図面について説明する。
第１図（ａ）〜（ｇ）はこの発明の半導体装置の製造方
法の一実施例を示す工程断面図で、この実施例はＧａＡ
ｓ ＭＥＳ ＦＥＴの製造工程を示すものである。
法の一実施例を示す工程断面図で、この実施例はＧａＡ
ｓ ＭＥＳ ＦＥＴの製造工程を示すものである。
まず、第１図（ａ）に示すように、半導体基板、すなわ
ち半絶縁性ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ
からなる動作層２の表面に第１の被覆層１０を形成し、
この第１の被覆層１０上に第１の被覆層１０よりエツチ
ングレートの大きい第２の被覆層１１を形成する。さら
に、第２の被覆層１１上に薄膜状のフォトレジスト層１
２を形成し、このフォトレジスト層１２にゲートパター
ニングがなされるが、フォトレジスト層１２が薄膜状で
あるため微細バターニングが可能である。次に第１図（
ｂ）に示すように、第２の被覆層１１をウェットエツチ
ング等で任意の長さ、例えばＬｌだけエツチング除去す
る。この後、第１図（Ｃ）に示すように、フォトレジス
ト層１２をマスクとして、第１の被覆層１０をＲＩＥ等
によりゲートパターニングする。次に動作層２にリセス
領域１３を形成し、第１図（ｄ）に示す構造を得る。
ち半絶縁性ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ
からなる動作層２の表面に第１の被覆層１０を形成し、
この第１の被覆層１０上に第１の被覆層１０よりエツチ
ングレートの大きい第２の被覆層１１を形成する。さら
に、第２の被覆層１１上に薄膜状のフォトレジスト層１
２を形成し、このフォトレジスト層１２にゲートパター
ニングがなされるが、フォトレジスト層１２が薄膜状で
あるため微細バターニングが可能である。次に第１図（
ｂ）に示すように、第２の被覆層１１をウェットエツチ
ング等で任意の長さ、例えばＬｌだけエツチング除去す
る。この後、第１図（Ｃ）に示すように、フォトレジス
ト層１２をマスクとして、第１の被覆層１０をＲＩＥ等
によりゲートパターニングする。次に動作層２にリセス
領域１３を形成し、第１図（ｄ）に示す構造を得る。
次に、第１図（ｅ）に示すように、フォトレジスト層１
２を、ＲＩＢＥ等により長さＬ２ （ただし、Ｌ２＜
Ｌ、）だけ後退させ、フォトレジスト層１２が第２の被
覆層１１よりオーバーハングした形状にする。この後、
ゲート電極材料１４′を蒸着し、第１の被覆層１０．第
２の被覆層１１フォトレジスト層１２およびフォトレジ
スト層１２上の不要のケート電極材料１４′をリフトオ
フ等により除去することにより第１図（ｇ）に示すよう
に、リセス領域１３にＴ形断面図形状を有するゲート電
極１４を得る。
２を、ＲＩＢＥ等により長さＬ２ （ただし、Ｌ２＜
Ｌ、）だけ後退させ、フォトレジスト層１２が第２の被
覆層１１よりオーバーハングした形状にする。この後、
ゲート電極材料１４′を蒸着し、第１の被覆層１０．第
２の被覆層１１フォトレジスト層１２およびフォトレジ
スト層１２上の不要のケート電極材料１４′をリフトオ
フ等により除去することにより第１図（ｇ）に示すよう
に、リセス領域１３にＴ形断面図形状を有するゲート電
極１４を得る。
なお、上記実施例では、ゲート１ｏｉｉ材料１４′の蒸
着後、第１の被覆層１０およびその上に積層された各層
を全て除去しているが、第２図に示すように第１の被覆
層１０を残すようにしてもよい。
着後、第１の被覆層１０およびその上に積層された各層
を全て除去しているが、第２図に示すように第１の被覆
層１０を残すようにしてもよい。
このように上記実施例では、第１の被覆層１０にケート
バターニング後、フォトレジスト層１２の開窓部（長ざ
Ｌｇ）を広げることにより、ゲート長（Ｌｇ）を確保し
たうえ、Ｔ形断面図形状のゲート電極１４が得られるた
め、ゲート抵抗が低減でき、高性能化が達成できる。
バターニング後、フォトレジスト層１２の開窓部（長ざ
Ｌｇ）を広げることにより、ゲート長（Ｌｇ）を確保し
たうえ、Ｔ形断面図形状のゲート電極１４が得られるた
め、ゲート抵抗が低減でき、高性能化が達成できる。
以上説明したようにこの発明は、薄膜状のフォトレジス
ト層を採用するため、微細ゲートパターニングが可能と
なり、ゲート長が短縮できる。また、第１の被覆層にゲ
ート長に相応する開窓部を設け、第１の被覆層の開窓部
より広い開窓部を持つ第２の被覆層を第１の被覆層上に
設け、第２の被覆層上にゲート長に相応した開窓部を有
する薄膜状のフォトレジスト層の開窓部を、ゲート長よ
り広く、かつ第２の被覆層の開窓部より狭い範囲内に広
げることによりゲート電極をＴ形断面形状にすることが
できる。したがって、ゲート長を短縮できる上、ゲート
抵抗が低減でき、高周波用電界効果トランジスタの高性
能化が計れる利点が得られる。
ト層を採用するため、微細ゲートパターニングが可能と
なり、ゲート長が短縮できる。また、第１の被覆層にゲ
ート長に相応する開窓部を設け、第１の被覆層の開窓部
より広い開窓部を持つ第２の被覆層を第１の被覆層上に
設け、第２の被覆層上にゲート長に相応した開窓部を有
する薄膜状のフォトレジスト層の開窓部を、ゲート長よ
り広く、かつ第２の被覆層の開窓部より狭い範囲内に広
げることによりゲート電極をＴ形断面形状にすることが
できる。したがって、ゲート長を短縮できる上、ゲート
抵抗が低減でき、高周波用電界効果トランジスタの高性
能化が計れる利点が得られる。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図はこの発明の他の実施例による
半導体装置の断面図、第３図は従来の半導体装置の製造
方法の工程断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓからなる動作層、１０は第１の被覆層、１１は第２
の被覆層、１２は薄膜状のフォトレジスト層、１３はリ
セス領域、１４はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 １ 図
その１ 第１図その２ Ｊソｔス硼壜 １４ ゲ′−トｆ、楊
示す工程断面図、第２図はこの発明の他の実施例による
半導体装置の断面図、第３図は従来の半導体装置の製造
方法の工程断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓからなる動作層、１０は第１の被覆層、１１は第２
の被覆層、１２は薄膜状のフォトレジスト層、１３はリ
セス領域、１４はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 １ 図
その１ 第１図その２ Ｊソｔス硼壜 １４ ゲ′−トｆ、楊
Claims (1)
- 半導体基板主面上に第１の被覆層、この第１の被覆層よ
りエッチングレートの大きい第２の被覆層、この第２の
被覆層上に薄膜状のフォトレジスト層を順次積層した後
、前記フォトレジスト層にゲートパターンニングする工
程、前記第２の被覆層を前記フォトレジスト層のゲート
パターニング幅より広く除去する工程、前記第１の被覆
層を前記フォトレジスト層をマスクとしてゲートパター
ニングする工程、前記第１の被覆層をマスクとして所定
幅で所定深さを有するリセス領域を形成する工程、前記
フォトレジスト層の開窓部を初期の幅より広く、かつ前
記第２の被覆層に対しオーバーハング状に後退させる工
程、ゲート電極材料を被着させた後、前記第１の被覆層
とともに、またはこの第１の被覆層を残して前記第２の
被覆層、フォトレジスト層および不要のゲート電極材料
を除去する工程からなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23291388A JPH0281441A (ja) | 1988-09-17 | 1988-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23291388A JPH0281441A (ja) | 1988-09-17 | 1988-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281441A true JPH0281441A (ja) | 1990-03-22 |
Family
ID=16946800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23291388A Pending JPH0281441A (ja) | 1988-09-17 | 1988-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281441A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215939A (en) * | 1991-02-08 | 1993-06-01 | Alcatel N.V. | Method of manufacturing a planar buried heterojunction laser |
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| US5583063A (en) * | 1993-11-30 | 1996-12-10 | Nec Corporation | Method of forming T-shaped, cross-sectional pattern using two layered masks |
| JP2009527749A (ja) * | 2006-02-21 | 2009-07-30 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 圧力測定装置 |
-
1988
- 1988-09-17 JP JP23291388A patent/JPH0281441A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| US5215939A (en) * | 1991-02-08 | 1993-06-01 | Alcatel N.V. | Method of manufacturing a planar buried heterojunction laser |
| US5583063A (en) * | 1993-11-30 | 1996-12-10 | Nec Corporation | Method of forming T-shaped, cross-sectional pattern using two layered masks |
| JP2009527749A (ja) * | 2006-02-21 | 2009-07-30 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 圧力測定装置 |
| US8250909B2 (en) | 2006-02-21 | 2012-08-28 | Robert Bosch Gmbh | Pressure measuring device |
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