JPH0346340A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に係り、特にソース
・ドレイン間隔の短縮が行える半導体装置の製造方法に
関するものである。

〔従来の技術〕

第２図（ａ）〜（ｄ）はソース・ドレイン間隔り匝が、
広い場合の半導体装置の製造方法を説明するための工程
断面図である。

まず、第２図（ａ）に示すように、ＧａＡｓなとの半導
体基板１上に形成された半導体活性層２上にソースｔ４
極３およびドレイン電極４が図示のようにＬｓｏの間隔
をあけ形成された後、ゲート写真製版のためにフォトレ
ジスト５がスピンツー１−法等により全面に塗布される
。このとき、ソース・ドレイン間のレジスト厚ｔ２はソ
ース電極３やドレイン電極４上のレジスト厚ｔ□に比べ
厚い状態にある。次に第２図（ｂ）に示すように、ゲー
ト写真製版によりフォトレジスト５に開口部を形成し、
ゲート形成領域の半導体活性層２をエツチングし、リセ
ス領域６を形成する。この時のフォトレジスト る。次いで第２図（ｅ）に示すように、ゲート金属７′
がフォトレジスト ５の開口部Ｌ８　を通じリセス領域６内の半導体活性層
２上に蒸着される。この後、リフトオフによりフォトレ
ジスト を除去し、第２図（ｄ）に示すようにリセス領域６内に
ゲート電極７が形成される。

以上のようにして、半導体装置が形成されるが、・ノー
ス・ドレイン間隔Ｌｓｏが第２図（ａ）のように広い場
合でも、ソース電極３とドレイン電極４の間はレジスト
の厚ｔ２が厚くなり、ゲートパターニングは難しい。

このような状況下で、さらにソース・ドレイン間隔を第
３図に示すようにＬｓｏ　　に狭めた場合、ソース・ド
レイン間のレジスト厚ｔ，はさらに厚くなり、ゲートパ
ターニングはより一層困難なものとなる。狭いソース・
ドレイン間隔Ｌ　ｓｏ　’にゲト写真製版を行う場合、
マスク合わせの困難さが大きくなる上、レジスト厚の増
大により微細なゲートパターニングも困難になる。

〔発明が解決しようとする課題〕

従来の半導体装置は以上のように構成されているので、
ソース・ドレイン間隔を狭めると、ゲト写真製版のマス
ク合わせが困難となる上、ソス・ドレイン間のレジスト
厚が厚くなるために、微細なゲートパターニングを行う
のも困難になるなどの問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、ソース・ドレイン間隔を狭めても、ゲート
写真製版のマスク合わせを容易にし、微細なゲートパタ
ーニングが行える半導体装置の製造方法を得ることを目
的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、ソース・ドレ
イン間隔を狭めてソース電極およびドレイン電極を形成
した後、絶縁膜を任意の厚さに全面被着させ、異方性エ
ツチングによりソース・ドレイン間にサイドウオールを
設け、このサイドウオール間隔をゲートパターニング時
の開口部に代用するようにし、その後にフォトレジスト
しゲート写真製版を行う時は、サイドウオール間が開口
されれば良い程度のマスク合わせ精度としたものである
。

〔作用〕

この発明における半導体装置の製造方法は、ソース・ド
レイン間に形成される絶縁膜のサイドウオール間隔をゲ
ート・パターニング時の開口部に代用することにより、
サイドウオール間隔がゲート長を決定することから、そ
の後にフォトレジストを塗布し、ゲート写真製版を行う
時はゲート長はすでにサイドウオールにより決定されて
いるので、サイドウオール間が確実に開口されるように
マスク合わせすれば良いことになり、写真製版が容易に
なる。

〔実施例〕

以下、この発明の一実施例を第１図（ａ）〜（ｆ）につ
いて説明する。

まず、第１図（ａ）に示すように、半導体基板１上に形
成された半導体活性層２上にソース・ドレイン間隔が図
示するようにＬｓｏｔ　（Ｌｓｏｔ＜　Ｌｇｏ）である
ようにソース電極３，ドレイン間隔極４を形成した後、
ＳｉＮ膜などの絶縁膜８で全面被覆する。この際、絶縁
膜８の形成にはプラズマＣＶＤ法を用いる。プラズマＣ
ＶＤ法によると、段差部分に対する被覆性（ステップカ
バレッジ）が良好であるために、第１図（ａ）に示すよ
うに表面形状に対応して絶縁膜８が積層される。次いで
、ＲＩＥ等のドライエツチング法により異方性エツチン
グを施し、第１図（ｂ）に示すように、ソース・ドレイ
ン間に絶縁膜を残す。以下、この絶縁膜をサイドウオー
ル８８，８Ｄという。サイドウオール８３，８Ｄの間は
半導体活性層２が最表面である。また、サイドウオール
８８，８Ｄの間隔り，ｌがゲート長り，を決定すること
になる。絶縁膜８の厚さや被覆形状，異方性エツチング
条件の最適化によりゲート長り，の短縮が行えることに
なる。

次に第１図（Ｃ）に示すように、ゲート写真製版のため
のフォトレジスト ソース・ドレイン間のレジス１−　厚ｔ　４はソース電
極３およびドレイン電極４上のレジスト厚ｔ１に比べる
と当然のごとく厚くなっている。しかしながら、ゲート
長Ｌ６を決定する開口部はサイドウオール８３，８Ｄの
間隔により固定されているたメ、ケートパターニングに
よるフォトレジストの開口部が第１図（ｄ）に示すよう
に、サイドウオール８Ｓ，８Ｄ間が確実に開口されるよ
うにすればよく、アライメント精度等も容易となり、マ
スク合わせが容易になるものである。ただし、フォトレ
ジスト５の開口部はソース電極３，ドレイン電極４上ま
では達しないようにする。開口部が確実に形成された後
に半導体活性層２にエツチングを施し、リセス領域６を
形成する。この後、第１図（ｅ）に示すように、ゲート
金属７′を蒸着し、リフトオフ法によりフォトレジスト
５上の不要のゲート金属７′を除去し、第１図（ｆ）に
示すように、リセス領域６内にゲート電極７を形成する
。

なお、第１図（ｆ）ではサイドウオール８８。

８Ｄを除去した場合を示しているが、外観的な所を問わ
ず、特性的に問題のない場合はそのまま残しても構わな
い。

また、上記実施例では絶！ｉＭｓとしてＳｉＮ膜を例に
して述べたが、ＳｉＯＮ膜あるいはＳｉＯ２膜を用いて
も同様の効果が得られる。

〔発明の効果〕

以上説明したように、この発明は、半導体基板上に形成
された半導体活性層上にソース・ドレイン電極を形成し
、ソース・ドレイン間に絶縁膜によるサイドウオールを
形成した後、全面にフォトＬ・シストを塗布し、このフ
ォ）・レジストをゲートパターニングして開口部を形成
し、その後半導体活性層をエツチングしてリセス領域を
形成し、全面にゲ〜Ｉ−ｆｌｌＪｉを蒸着して前記リセ
ス領域にゲート電極を形成するようにしたので、ソース
・ドレイン間隔を狭めても、ゲート長はサイドウオール
により決定されることから、その後に行われるゲートパ
ターニングはサイドウオール間の間隙が確実に開口され
るような精度でマスク合わせすれば良くなり、ゲート写
真製版が容易になる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）はこの発明の一実施例による半導
体装置の製造方法を示す工程断面図、第２図（ａ）〜（
ｄ）は従来の半導体装置の製造方法を示す工程断面図、
第３図は他の従来例を示すソース・ドレイン間隔を狭め
た場合の断面図である。 図において、１は半導体基板、２は半導体活性層、３は
ソース電極、４はドレイン電極、５はフォ）・レジスト
、６はリセス領域、７はゲー）・電極、８は絶Ｒ膜、８
Ｓ，８Ｄはサイドウオールである。 なわ、各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された半導体活性層上にソース電極
   とドレイン電極を形成した後、絶縁膜を全面被覆させる
   工程、ドライエッチングによる異方性エッチングを施し
   、ソース・ドレイン間の前記絶縁膜を任意の間隔を有し
   てサイドウォール形状に残す工程、フォトレジストを全
   面塗布した後、前記フォトレジストをサイドウォールの
   間隔以上に開口する工程、前記絶縁膜のサイドウォール
   をマスクとし、前記半導体活性層をエッチングし、リセ
   ス領域を形成する工程、ゲート金属を全面に蒸着する工
   程、前記フォトレジスト上の不要なゲート金属をリフト
   オフ法により除去する工程を含むことを特徴とする半導
   体装置の製造方法。