JPH0346340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0346340A JPH0346340A JP18322389A JP18322389A JPH0346340A JP H0346340 A JPH0346340 A JP H0346340A JP 18322389 A JP18322389 A JP 18322389A JP 18322389 A JP18322389 A JP 18322389A JP H0346340 A JPH0346340 A JP H0346340A
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- Japan
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- gate
- drain
- source
- sidewalls
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特にソース
・ドレイン間隔の短縮が行える半導体装置の製造方法に
関するものである。
・ドレイン間隔の短縮が行える半導体装置の製造方法に
関するものである。
第2図(a)〜(d)はソース・ドレイン間隔り匝が、
広い場合の半導体装置の製造方法を説明するための工程
断面図である。
広い場合の半導体装置の製造方法を説明するための工程
断面図である。
まず、第2図(a)に示すように、GaAsなとの半導
体基板1上に形成された半導体活性層2上にソースt4
極3およびドレイン電極4が図示のようにLsoの間隔
をあけ形成された後、ゲート写真製版のためにフォトレ
ジスト5がスピンツー1−法等により全面に塗布される
。このとき、ソース・ドレイン間のレジスト厚t2はソ
ース電極3やドレイン電極4上のレジスト厚t□に比べ
厚い状態にある。次に第2図(b)に示すように、ゲー
ト写真製版によりフォトレジスト5に開口部を形成し、
ゲート形成領域の半導体活性層2をエツチングし、リセ
ス領域6を形成する。この時のフォトレジスト る。次いで第2図(e)に示すように、ゲート金属7′
がフォトレジスト 5の開口部L8 を通じリセス領域6内の半導体活性層
2上に蒸着される。この後、リフトオフによりフォトレ
ジスト を除去し、第2図(d)に示すようにリセス領域6内に
ゲート電極7が形成される。
体基板1上に形成された半導体活性層2上にソースt4
極3およびドレイン電極4が図示のようにLsoの間隔
をあけ形成された後、ゲート写真製版のためにフォトレ
ジスト5がスピンツー1−法等により全面に塗布される
。このとき、ソース・ドレイン間のレジスト厚t2はソ
ース電極3やドレイン電極4上のレジスト厚t□に比べ
厚い状態にある。次に第2図(b)に示すように、ゲー
ト写真製版によりフォトレジスト5に開口部を形成し、
ゲート形成領域の半導体活性層2をエツチングし、リセ
ス領域6を形成する。この時のフォトレジスト る。次いで第2図(e)に示すように、ゲート金属7′
がフォトレジスト 5の開口部L8 を通じリセス領域6内の半導体活性層
2上に蒸着される。この後、リフトオフによりフォトレ
ジスト を除去し、第2図(d)に示すようにリセス領域6内に
ゲート電極7が形成される。
以上のようにして、半導体装置が形成されるが、・ノー
ス・ドレイン間隔Lsoが第2図(a)のように広い場
合でも、ソース電極3とドレイン電極4の間はレジスト
の厚t2が厚くなり、ゲートパターニングは難しい。
ス・ドレイン間隔Lsoが第2図(a)のように広い場
合でも、ソース電極3とドレイン電極4の間はレジスト
の厚t2が厚くなり、ゲートパターニングは難しい。
このような状況下で、さらにソース・ドレイン間隔を第
3図に示すようにLso に狭めた場合、ソース・ド
レイン間のレジスト厚t,はさらに厚くなり、ゲートパ
ターニングはより一層困難なものとなる。狭いソース・
ドレイン間隔L so ’にゲト写真製版を行う場合、
マスク合わせの困難さが大きくなる上、レジスト厚の増
大により微細なゲートパターニングも困難になる。
3図に示すようにLso に狭めた場合、ソース・ド
レイン間のレジスト厚t,はさらに厚くなり、ゲートパ
ターニングはより一層困難なものとなる。狭いソース・
ドレイン間隔L so ’にゲト写真製版を行う場合、
マスク合わせの困難さが大きくなる上、レジスト厚の増
大により微細なゲートパターニングも困難になる。
従来の半導体装置は以上のように構成されているので、
ソース・ドレイン間隔を狭めると、ゲト写真製版のマス
ク合わせが困難となる上、ソス・ドレイン間のレジスト
厚が厚くなるために、微細なゲートパターニングを行う
のも困難になるなどの問題点があった。
ソース・ドレイン間隔を狭めると、ゲト写真製版のマス
ク合わせが困難となる上、ソス・ドレイン間のレジスト
厚が厚くなるために、微細なゲートパターニングを行う
のも困難になるなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ソース・ドレイン間隔を狭めても、ゲート
写真製版のマスク合わせを容易にし、微細なゲートパタ
ーニングが行える半導体装置の製造方法を得ることを目
的とする。
れたもので、ソース・ドレイン間隔を狭めても、ゲート
写真製版のマスク合わせを容易にし、微細なゲートパタ
ーニングが行える半導体装置の製造方法を得ることを目
的とする。
この発明に係る半導体装置の製造方法は、ソース・ドレ
イン間隔を狭めてソース電極およびドレイン電極を形成
した後、絶縁膜を任意の厚さに全面被着させ、異方性エ
ツチングによりソース・ドレイン間にサイドウオールを
設け、このサイドウオール間隔をゲートパターニング時
の開口部に代用するようにし、その後にフォトレジスト
しゲート写真製版を行う時は、サイドウオール間が開口
されれば良い程度のマスク合わせ精度としたものである
。
イン間隔を狭めてソース電極およびドレイン電極を形成
した後、絶縁膜を任意の厚さに全面被着させ、異方性エ
ツチングによりソース・ドレイン間にサイドウオールを
設け、このサイドウオール間隔をゲートパターニング時
の開口部に代用するようにし、その後にフォトレジスト
しゲート写真製版を行う時は、サイドウオール間が開口
されれば良い程度のマスク合わせ精度としたものである
。
この発明における半導体装置の製造方法は、ソース・ド
レイン間に形成される絶縁膜のサイドウオール間隔をゲ
ート・パターニング時の開口部に代用することにより、
サイドウオール間隔がゲート長を決定することから、そ
の後にフォトレジストを塗布し、ゲート写真製版を行う
時はゲート長はすでにサイドウオールにより決定されて
いるので、サイドウオール間が確実に開口されるように
マスク合わせすれば良いことになり、写真製版が容易に
なる。
レイン間に形成される絶縁膜のサイドウオール間隔をゲ
ート・パターニング時の開口部に代用することにより、
サイドウオール間隔がゲート長を決定することから、そ
の後にフォトレジストを塗布し、ゲート写真製版を行う
時はゲート長はすでにサイドウオールにより決定されて
いるので、サイドウオール間が確実に開口されるように
マスク合わせすれば良いことになり、写真製版が容易に
なる。
以下、この発明の一実施例を第1図(a)〜(f)につ
いて説明する。
いて説明する。
まず、第1図(a)に示すように、半導体基板1上に形
成された半導体活性層2上にソース・ドレイン間隔が図
示するようにLsot (Lsot< Lgo)である
ようにソース電極3,ドレイン間隔極4を形成した後、
SiN膜などの絶縁膜8で全面被覆する。この際、絶縁
膜8の形成にはプラズマCVD法を用いる。プラズマC
VD法によると、段差部分に対する被覆性(ステップカ
バレッジ)が良好であるために、第1図(a)に示すよ
うに表面形状に対応して絶縁膜8が積層される。次いで
、RIE等のドライエツチング法により異方性エツチン
グを施し、第1図(b)に示すように、ソース・ドレイ
ン間に絶縁膜を残す。以下、この絶縁膜をサイドウオー
ル88,8Dという。サイドウオール83,8Dの間は
半導体活性層2が最表面である。また、サイドウオール
88,8Dの間隔り,lがゲート長り,を決定すること
になる。絶縁膜8の厚さや被覆形状,異方性エツチング
条件の最適化によりゲート長り,の短縮が行えることに
なる。
成された半導体活性層2上にソース・ドレイン間隔が図
示するようにLsot (Lsot< Lgo)である
ようにソース電極3,ドレイン間隔極4を形成した後、
SiN膜などの絶縁膜8で全面被覆する。この際、絶縁
膜8の形成にはプラズマCVD法を用いる。プラズマC
VD法によると、段差部分に対する被覆性(ステップカ
バレッジ)が良好であるために、第1図(a)に示すよ
うに表面形状に対応して絶縁膜8が積層される。次いで
、RIE等のドライエツチング法により異方性エツチン
グを施し、第1図(b)に示すように、ソース・ドレイ
ン間に絶縁膜を残す。以下、この絶縁膜をサイドウオー
ル88,8Dという。サイドウオール83,8Dの間は
半導体活性層2が最表面である。また、サイドウオール
88,8Dの間隔り,lがゲート長り,を決定すること
になる。絶縁膜8の厚さや被覆形状,異方性エツチング
条件の最適化によりゲート長り,の短縮が行えることに
なる。
次に第1図(C)に示すように、ゲート写真製版のため
のフォトレジスト ソース・ドレイン間のレジス1− 厚t 4はソース電
極3およびドレイン電極4上のレジスト厚t1に比べる
と当然のごとく厚くなっている。しかしながら、ゲート
長L6を決定する開口部はサイドウオール83,8Dの
間隔により固定されているたメ、ケートパターニングに
よるフォトレジストの開口部が第1図(d)に示すよう
に、サイドウオール8S,8D間が確実に開口されるよ
うにすればよく、アライメント精度等も容易となり、マ
スク合わせが容易になるものである。ただし、フォトレ
ジスト5の開口部はソース電極3,ドレイン電極4上ま
では達しないようにする。開口部が確実に形成された後
に半導体活性層2にエツチングを施し、リセス領域6を
形成する。この後、第1図(e)に示すように、ゲート
金属7′を蒸着し、リフトオフ法によりフォトレジスト
5上の不要のゲート金属7′を除去し、第1図(f)に
示すように、リセス領域6内にゲート電極7を形成する
。
のフォトレジスト ソース・ドレイン間のレジス1− 厚t 4はソース電
極3およびドレイン電極4上のレジスト厚t1に比べる
と当然のごとく厚くなっている。しかしながら、ゲート
長L6を決定する開口部はサイドウオール83,8Dの
間隔により固定されているたメ、ケートパターニングに
よるフォトレジストの開口部が第1図(d)に示すよう
に、サイドウオール8S,8D間が確実に開口されるよ
うにすればよく、アライメント精度等も容易となり、マ
スク合わせが容易になるものである。ただし、フォトレ
ジスト5の開口部はソース電極3,ドレイン電極4上ま
では達しないようにする。開口部が確実に形成された後
に半導体活性層2にエツチングを施し、リセス領域6を
形成する。この後、第1図(e)に示すように、ゲート
金属7′を蒸着し、リフトオフ法によりフォトレジスト
5上の不要のゲート金属7′を除去し、第1図(f)に
示すように、リセス領域6内にゲート電極7を形成する
。
なお、第1図(f)ではサイドウオール88。
8Dを除去した場合を示しているが、外観的な所を問わ
ず、特性的に問題のない場合はそのまま残しても構わな
い。
ず、特性的に問題のない場合はそのまま残しても構わな
い。
また、上記実施例では絶!iMsとしてSiN膜を例に
して述べたが、SiON膜あるいはSiO2膜を用いて
も同様の効果が得られる。
して述べたが、SiON膜あるいはSiO2膜を用いて
も同様の効果が得られる。
以上説明したように、この発明は、半導体基板上に形成
された半導体活性層上にソース・ドレイン電極を形成し
、ソース・ドレイン間に絶縁膜によるサイドウオールを
形成した後、全面にフォトL・シストを塗布し、このフ
ォ)・レジストをゲートパターニングして開口部を形成
し、その後半導体活性層をエツチングしてリセス領域を
形成し、全面にゲ〜I−fllJiを蒸着して前記リセ
ス領域にゲート電極を形成するようにしたので、ソース
・ドレイン間隔を狭めても、ゲート長はサイドウオール
により決定されることから、その後に行われるゲートパ
ターニングはサイドウオール間の間隙が確実に開口され
るような精度でマスク合わせすれば良くなり、ゲート写
真製版が容易になる。
された半導体活性層上にソース・ドレイン電極を形成し
、ソース・ドレイン間に絶縁膜によるサイドウオールを
形成した後、全面にフォトL・シストを塗布し、このフ
ォ)・レジストをゲートパターニングして開口部を形成
し、その後半導体活性層をエツチングしてリセス領域を
形成し、全面にゲ〜I−fllJiを蒸着して前記リセ
ス領域にゲート電極を形成するようにしたので、ソース
・ドレイン間隔を狭めても、ゲート長はサイドウオール
により決定されることから、その後に行われるゲートパ
ターニングはサイドウオール間の間隙が確実に開口され
るような精度でマスク合わせすれば良くなり、ゲート写
真製版が容易になる。
第1図(a)〜(f)はこの発明の一実施例による半導
体装置の製造方法を示す工程断面図、第2図(a)〜(
d)は従来の半導体装置の製造方法を示す工程断面図、
第3図は他の従来例を示すソース・ドレイン間隔を狭め
た場合の断面図である。 図において、1は半導体基板、2は半導体活性層、3は
ソース電極、4はドレイン電極、5はフォ)・レジスト
、6はリセス領域、7はゲー)・電極、8は絶R膜、8
S,8Dはサイドウオールである。 なわ、各図中の同一符号は同一または相当部分を示す。
体装置の製造方法を示す工程断面図、第2図(a)〜(
d)は従来の半導体装置の製造方法を示す工程断面図、
第3図は他の従来例を示すソース・ドレイン間隔を狭め
た場合の断面図である。 図において、1は半導体基板、2は半導体活性層、3は
ソース電極、4はドレイン電極、5はフォ)・レジスト
、6はリセス領域、7はゲー)・電極、8は絶R膜、8
S,8Dはサイドウオールである。 なわ、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板上に形成された半導体活性層上にソース電極
とドレイン電極を形成した後、絶縁膜を全面被覆させる
工程、ドライエッチングによる異方性エッチングを施し
、ソース・ドレイン間の前記絶縁膜を任意の間隔を有し
てサイドウォール形状に残す工程、フォトレジストを全
面塗布した後、前記フォトレジストをサイドウォールの
間隔以上に開口する工程、前記絶縁膜のサイドウォール
をマスクとし、前記半導体活性層をエッチングし、リセ
ス領域を形成する工程、ゲート金属を全面に蒸着する工
程、前記フォトレジスト上の不要なゲート金属をリフト
オフ法により除去する工程を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18322389A JPH0346340A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18322389A JPH0346340A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0346340A true JPH0346340A (ja) | 1991-02-27 |
Family
ID=16131946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18322389A Pending JPH0346340A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0346340A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
-
1989
- 1989-07-14 JP JP18322389A patent/JPH0346340A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
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