JPH03203247A - 半導体トランジスタの製造方法 - Google Patents
半導体トランジスタの製造方法Info
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- JPH03203247A JPH03203247A JP34078789A JP34078789A JPH03203247A JP H03203247 A JPH03203247 A JP H03203247A JP 34078789 A JP34078789 A JP 34078789A JP 34078789 A JP34078789 A JP 34078789A JP H03203247 A JPH03203247 A JP H03203247A
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- Japan
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- gate
- semiconductor substrate
- mushroom
- insulation film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業ユ１４ｕ」走４
この発明は、半導体トランジスタ、特に低ゲート抵抗、
かつ短ゲート長のマツシュルーム形ゲートを有するトラ
ンジスタの製造方法に関する。
かつ短ゲート長のマツシュルーム形ゲートを有するトラ
ンジスタの製造方法に関する。
従来旦伎徽
従来のマツシュルームゲートの断面構造を第３図に示す
。図において１１は半導体基板、１６はゲート金属であ
り、ゲート金属は図のようにマツシュルーム形構造をし
ている。
。図において１１は半導体基板、１６はゲート金属であ
り、ゲート金属は図のようにマツシュルーム形構造をし
ている。
Ｉ ｆ ゛
ところで、上記のような構造のマツシュルームゲートは
、二層フォトレジストを用いた電子ビーム露光技術とリ
フトオフ技術により製作するが、二層レジスト電子ビー
ム露光技術が未だ確立されておらず、マツシュルーム形
状のバラツキが大きいこと、およびマツシュルームの脚
部分が折れやすいという欠点がある。従来技術による上
記構造の製造プロセスを第４図に従って説明する。
、二層フォトレジストを用いた電子ビーム露光技術とリ
フトオフ技術により製作するが、二層レジスト電子ビー
ム露光技術が未だ確立されておらず、マツシュルーム形
状のバラツキが大きいこと、およびマツシュルームの脚
部分が折れやすいという欠点がある。従来技術による上
記構造の製造プロセスを第４図に従って説明する。
半導体基板１１を用意しくａ）、その上に感度の異なる
フォトレジスト１２および１３を二層に塗布する（ｂ）
。まず、上層のフォトレジスト１２を電子ビームにより
露光１４する。このとき下層のフォトレジスト１３は感
度が異なるので露光されない（Ｃ）。次に下層のフォト
レジスト１３を上層より狭い領域で露光１５する（ｄ）
。フォトレジスト１２及び１３の現像を行い、露光領域
１４および１５を除去する（ｅ）。次にゲート金属１６
を蒸着しくｆ）、フォトレジスト１２および１３のリフ
トオフを行うと、マツシュルームゲート１６が形成され
る（ｇ）。
フォトレジスト１２および１３を二層に塗布する（ｂ）
。まず、上層のフォトレジスト１２を電子ビームにより
露光１４する。このとき下層のフォトレジスト１３は感
度が異なるので露光されない（Ｃ）。次に下層のフォト
レジスト１３を上層より狭い領域で露光１５する（ｄ）
。フォトレジスト１２及び１３の現像を行い、露光領域
１４および１５を除去する（ｅ）。次にゲート金属１６
を蒸着しくｆ）、フォトレジスト１２および１３のリフ
トオフを行うと、マツシュルームゲート１６が形成され
る（ｇ）。
上記の製造プロセスにおいて問題となる点は、■二層フ
ォトレジスト１２．１３および電子ビーム露光方式（ｂ
）〜（ｅ）においてレジスト開口部（ｅ）のコントロー
ルが難しく形状が安定しないこと、■下層フォトレジス
ト１３の露光領域１５が狭くなる、つまりゲート長が短
くなって（ると、マツシュルームゲ−１・の脚部分が折
れやす（なること、■レジストリフトオフ技術を用いて
いるので蒸着するゲート金属をあまり厚くできないこと
、■電子ビーム露光時に半導体表面がビームにさらされ
てダメージを受けることの４点がある。
ォトレジスト１２．１３および電子ビーム露光方式（ｂ
）〜（ｅ）においてレジスト開口部（ｅ）のコントロー
ルが難しく形状が安定しないこと、■下層フォトレジス
ト１３の露光領域１５が狭くなる、つまりゲート長が短
くなって（ると、マツシュルームゲ−１・の脚部分が折
れやす（なること、■レジストリフトオフ技術を用いて
いるので蒸着するゲート金属をあまり厚くできないこと
、■電子ビーム露光時に半導体表面がビームにさらされ
てダメージを受けることの４点がある。
そこで本発明は、光露光技術、酸化膜側壁アシスト技術
およびウェットエッチ技術を用いて上記の問題点の解決
を図ることを目的としたものである。
およびウェットエッチ技術を用いて上記の問題点の解決
を図ることを目的としたものである。
、めの二
本発明は、上記の問題を解決するために、■従来の光露
光＋絶縁膜側壁アシスト＋ウェットエッチプロセスによ
るマツシュルームゲートの形成安定化技術と、■ウェッ
トエッチ＋リフトオフによるダメージフリー技術とで構
成されている。
光＋絶縁膜側壁アシスト＋ウェットエッチプロセスによ
るマツシュルームゲートの形成安定化技術と、■ウェッ
トエッチ＋リフトオフによるダメージフリー技術とで構
成されている。
具体的には、マツシュルームゲートを有する半導体トラ
ンジスタの製造方法であって、半導体基板上に絶縁膜を
形成し、マツシュルームゲートの脚部形成予定位置の絶
縁膜を厚さ方向の中途部分までエツチングする工程と、
前記絶縁膜の上に同種又は異種の絶縁膜を積層形成する
工程と、 前記両絶縁膜のマツシュルームゲートの傘部および脚部
形成予定位置を、前記脚部形成予定部分が半導体基板ｌ
に達しない深さにドライエツチングする工程と、 前記両絶縁膜のマツシュルームゲートの脚部形成予定部
が半導体基板に達するようにウェットエツチングする工
程と、 前記エツチング部分を含んでゲート金属を形成し、不要
部分のゲート金属を除去してマツシュルームゲートを形
成する工程とを有することを特徴とする。
ンジスタの製造方法であって、半導体基板上に絶縁膜を
形成し、マツシュルームゲートの脚部形成予定位置の絶
縁膜を厚さ方向の中途部分までエツチングする工程と、
前記絶縁膜の上に同種又は異種の絶縁膜を積層形成する
工程と、 前記両絶縁膜のマツシュルームゲートの傘部および脚部
形成予定位置を、前記脚部形成予定部分が半導体基板ｌ
に達しない深さにドライエツチングする工程と、 前記両絶縁膜のマツシュルームゲートの脚部形成予定部
が半導体基板に達するようにウェットエツチングする工
程と、 前記エツチング部分を含んでゲート金属を形成し、不要
部分のゲート金属を除去してマツシュルームゲートを形
成する工程とを有することを特徴とする。
在月−
上記の構成によると、従来の光露光プロセスによるパタ
ーン形成の安定化と絶縁膜側壁アシストプロセスによる
微細化が図られ、さらにウェットエッチ＋リフトオツに
よるダメージフリー化が図られることにより、形状およ
び特性の安定したマツシュルームゲートを形成すること
ができる。
ーン形成の安定化と絶縁膜側壁アシストプロセスによる
微細化が図られ、さらにウェットエッチ＋リフトオツに
よるダメージフリー化が図られることにより、形状およ
び特性の安定したマツシュルームゲートを形成すること
ができる。
尖胤檄
以下、本発明について図面を参照して説明する。
第１図は、本発明によるダメージフリーマッシュルーム
ゲー）ＭＥＳＦＥＴの一実施例である。
ゲー）ＭＥＳＦＥＴの一実施例である。
本構造の製造プロセスを第２図にしたがって説明する。
半導体基板１にＣＶＤ （化学的気相成長）法等により
、酸化膜等の絶縁膜２を形成する（ａ）。通常の光露光
用フォトレジスト３を塗布し、リソグラフィにより開ロ
バターン３ａを形成する（ｂ）。
、酸化膜等の絶縁膜２を形成する（ａ）。通常の光露光
用フォトレジスト３を塗布し、リソグラフィにより開ロ
バターン３ａを形成する（ｂ）。
このフォトレジスト３をマスクとして絶縁膜２をＩ厚さ
の中途部分までドライエツチング等により異方性にエツ
チングし、凹部２ａを形成し （Ｃ）メフォトレジスト
３を除去する（ｄ）。次にパターン形成された絶縁膜２
の上に同種（必要により異種でもよい）の絶縁膜４を成
長する（ｅ）。通常の光露光用フォトレジスト５を塗布
し、リソグラフ５− 一〇− ィにより開ロバターン５ａを形成する。このとき、開ロ
バターン５ａは、上記（ｂ）の開ロバターン３ａより幅
広くパターン形成しておく（ｆ）。絶縁膜６（＝４およ
び２）をドライエツチング等により異方性にエツチング
する。このとき絶縁膜６のエツチング底面が半導体基板
１に達しないようにエツチングストップする。これはエ
ツチングによるダメージが半導体基板１の表面に入らな
いようにするためである（ｇ）。次に絶縁膜６をウェッ
トエッチしてエツチング底面が半導体基板１に達するよ
うにする。エツチングのマスクはフォトレジスト５をそ
のまま使用する（ｈ）。次にゲート電極となる金属を蒸
着等により全面に被着させ、レジストリフトオフ法によ
り、マツシュルーム形のゲート電極７を形成する（１）
。
の中途部分までドライエツチング等により異方性にエツ
チングし、凹部２ａを形成し （Ｃ）メフォトレジスト
３を除去する（ｄ）。次にパターン形成された絶縁膜２
の上に同種（必要により異種でもよい）の絶縁膜４を成
長する（ｅ）。通常の光露光用フォトレジスト５を塗布
し、リソグラフ５− 一〇− ィにより開ロバターン５ａを形成する。このとき、開ロ
バターン５ａは、上記（ｂ）の開ロバターン３ａより幅
広くパターン形成しておく（ｆ）。絶縁膜６（＝４およ
び２）をドライエツチング等により異方性にエツチング
する。このとき絶縁膜６のエツチング底面が半導体基板
１に達しないようにエツチングストップする。これはエ
ツチングによるダメージが半導体基板１の表面に入らな
いようにするためである（ｇ）。次に絶縁膜６をウェッ
トエッチしてエツチング底面が半導体基板１に達するよ
うにする。エツチングのマスクはフォトレジスト５をそ
のまま使用する（ｈ）。次にゲート電極となる金属を蒸
着等により全面に被着させ、レジストリフトオフ法によ
り、マツシュルーム形のゲート電極７を形成する（１）
。
免艶Δ熱来
以上説明したように、本発明は、■従来の光露光＋絶縁
膜側壁アシスト＋ウェットエッチプロセスによりマツシ
ュルームゲートが安定して形成できる効果と、■ウェッ
トエッチ＋リフトオフプロセスによりダメージフリーで
特性の安定したマツシュルームゲートＭＥＳＦＥＴが形
成できる効果がある。
膜側壁アシスト＋ウェットエッチプロセスによりマツシ
ュルームゲートが安定して形成できる効果と、■ウェッ
トエッチ＋リフトオフプロセスによりダメージフリーで
特性の安定したマツシュルームゲートＭＥＳＦＥＴが形
成できる効果がある。
第１図は、本発明により製造したマツシュルームゲート
ＭＥＳＦＥＴの構造断面図、第２図（ａ）〜（１）は本
発明によるＭＥＳＦＥＴの製造プロセスを示す断面図で
ある。 第３図は従来技術によるマツシュルーム形−１・ＭＥＳ
ＦＥＴの構造断面図、第４図（ａ）〜（ｇ）は従来技術
によるＭＥＳＦＥＴの製造プロセスを示す断面図である
。 １・・・半導体基板、 ２・・・絶縁膜、 ３・・・フォトレジスト、 ４・・・絶縁膜、 ５・・・フォトレジスト、 ６・・・絶縁膜、 ７・・・ゲート金属、 １１・・・半導体基板、 １２・・・上層フォトレジスト、 １３・・・下層フォトレジスト、 １４・・・上層露光領域、 １５・・・下層露光領域、 １６・・・ゲート金属。 １・・・半導体基板 ６・・・絶縁膜 ７・・・ゲート金属 ９− ６ １６ １１・・・半導体基板 １２・・・上層フォトレジスト １３・・・下層フォトレジスト １４・・・上層露光領域 １５・・・下層露光領域 １６・・・ゲート金属 第４図
ＭＥＳＦＥＴの構造断面図、第２図（ａ）〜（１）は本
発明によるＭＥＳＦＥＴの製造プロセスを示す断面図で
ある。 第３図は従来技術によるマツシュルーム形−１・ＭＥＳ
ＦＥＴの構造断面図、第４図（ａ）〜（ｇ）は従来技術
によるＭＥＳＦＥＴの製造プロセスを示す断面図である
。 １・・・半導体基板、 ２・・・絶縁膜、 ３・・・フォトレジスト、 ４・・・絶縁膜、 ５・・・フォトレジスト、 ６・・・絶縁膜、 ７・・・ゲート金属、 １１・・・半導体基板、 １２・・・上層フォトレジスト、 １３・・・下層フォトレジスト、 １４・・・上層露光領域、 １５・・・下層露光領域、 １６・・・ゲート金属。 １・・・半導体基板 ６・・・絶縁膜 ７・・・ゲート金属 ９− ６ １６ １１・・・半導体基板 １２・・・上層フォトレジスト １３・・・下層フォトレジスト １４・・・上層露光領域 １５・・・下層露光領域 １６・・・ゲート金属 第４図
Claims (1)
- 【特許請求の範囲】 マッシュルームゲートを有する半導体トランジスタの製
造方法であって、 半導体基板上に絶縁膜を形成し、マッシュルームゲート
の脚部形成予定位置の絶縁膜を厚さ方向の中途部分まで
エッチングする工程と、 前記絶縁膜の上に同種又は異種の絶縁膜を積層形成する
工程と、 前記両絶縁膜のマッシュルームゲートの傘部および脚部
形成予定位置を、前記脚部形成予定部分が半導体基板に
達しない深さにドライエッチングする工程と、 前記両絶縁膜のマッシュルームゲートの脚部形成予定部
が半導体基板に達するようにウェットエッチングする工
程と、 前記エッチング部分を含んでゲート金属を形成し、不要
部分のゲート金属を除去してマッシュルームゲートを形
成する工程とを有することを特徴とする半導体トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34078789A JPH03203247A (ja) | 1989-12-29 | 1989-12-29 | 半導体トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34078789A JPH03203247A (ja) | 1989-12-29 | 1989-12-29 | 半導体トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203247A true JPH03203247A (ja) | 1991-09-04 |
Family
ID=18340291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34078789A Pending JPH03203247A (ja) | 1989-12-29 | 1989-12-29 | 半導体トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109971A (ja) * | 2001-09-28 | 2003-04-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244666A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-12-29 JP JP34078789A patent/JPH03203247A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244666A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109971A (ja) * | 2001-09-28 | 2003-04-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
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