JPH0376234A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0376234A JPH0376234A JP21357089A JP21357089A JPH0376234A JP H0376234 A JPH0376234 A JP H0376234A JP 21357089 A JP21357089 A JP 21357089A JP 21357089 A JP21357089 A JP 21357089A JP H0376234 A JPH0376234 A JP H0376234A
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタの製造方法に係り、
特にリセスゲ−1・構造におけるゲート電極長の短縮と
ゲート抵抗の低減を目的とした電界効果トランジスタの
製造方法に関するものである。
特にリセスゲ−1・構造におけるゲート電極長の短縮と
ゲート抵抗の低減を目的とした電界効果トランジスタの
製造方法に関するものである。
単結晶半導体基板として、ヒ化ガリウム(GaAs)を
用いたシヲットキー障壁ゲート構造のGaAs電界効果
トランジスタ(GaAsMESFET)を例にとって以
下の説明を行う(特開昭62−154670号公報参照
) 第2図(a)〜(d)は従来のG a A s M E
S F ETの製造方法の概略を示す工程断面図であ
る。この従来例の場合、半絶縁性GaAs基板11上に
気相エピタキシャル成長法などでチャンネル層となる半
導体層12を形成し、この半導体層12の表面にドレイ
ン電極13およびソース電極14のオーミックri極を
所定間隔をおいて形成する〔第2図(a))、、続いて
、ドレイン電極13とソース電極14の間の所謂チャン
ネル領域の所望の位置に開孔部を有し、他を被覆するレ
ジスト層上5を形成する〔第2図(b)3つ次にレジス
ト層15をマスクとして半導体層12に凹部、すなわち
、リセス領域16を形成した後、周知の蒸着法によりア
ルミニウム等のゲート電極材料17′を被着させ〔第2
図(c)) 、その後、リフトオフ法を適用することに
より、ショットキーパリアゲ−1・電極(以下、単にゲ
ート電極というン17がリセス領域16に選択的に形成
されたりセスゲ−1・構造を得る〔第2図(d))。
用いたシヲットキー障壁ゲート構造のGaAs電界効果
トランジスタ(GaAsMESFET)を例にとって以
下の説明を行う(特開昭62−154670号公報参照
) 第2図(a)〜(d)は従来のG a A s M E
S F ETの製造方法の概略を示す工程断面図であ
る。この従来例の場合、半絶縁性GaAs基板11上に
気相エピタキシャル成長法などでチャンネル層となる半
導体層12を形成し、この半導体層12の表面にドレイ
ン電極13およびソース電極14のオーミックri極を
所定間隔をおいて形成する〔第2図(a))、、続いて
、ドレイン電極13とソース電極14の間の所謂チャン
ネル領域の所望の位置に開孔部を有し、他を被覆するレ
ジスト層上5を形成する〔第2図(b)3つ次にレジス
ト層15をマスクとして半導体層12に凹部、すなわち
、リセス領域16を形成した後、周知の蒸着法によりア
ルミニウム等のゲート電極材料17′を被着させ〔第2
図(c)) 、その後、リフトオフ法を適用することに
より、ショットキーパリアゲ−1・電極(以下、単にゲ
ート電極というン17がリセス領域16に選択的に形成
されたりセスゲ−1・構造を得る〔第2図(d))。
しかしながら、この方法においては、リセス領域16内
に形成されるゲート電極17の形状は、周知のように成
長方向に先細りし台形状となることから、ゲート電極抵
抗の増大を招き高周波性能の大幅な劣化が余儀なくされ
る場合が生じていた。
に形成されるゲート電極17の形状は、周知のように成
長方向に先細りし台形状となることから、ゲート電極抵
抗の増大を招き高周波性能の大幅な劣化が余儀なくされ
る場合が生じていた。
また、ゲート長はレジスト層15の開孔部幅で規定され
ているため、ゲート長短縮のためには、写真製版工程で
使用するマスクのパターンの微細化やレジスト層15の
露光、現像特性を向上させ、レジスト断面形状を厳密に
制御する必要がある等の解決しなければならない多くの
課題を有していた。
ているため、ゲート長短縮のためには、写真製版工程で
使用するマスクのパターンの微細化やレジスト層15の
露光、現像特性を向上させ、レジスト断面形状を厳密に
制御する必要がある等の解決しなければならない多くの
課題を有していた。
この発明は、このような従来の問題点を解消するために
なされたもので、ゲート抵抗の低減とゲート長の短縮が
制御性良く達成できる電界効果トランジスタの製造方法
を得ることを目的とする。
なされたもので、ゲート抵抗の低減とゲート長の短縮が
制御性良く達成できる電界効果トランジスタの製造方法
を得ることを目的とする。
この発明に係る電界効果トランジスタの製造方法は、ソ
ース・ドレイン電極間の所望の位置に所定幅の開孔部を
有する第1のレジスト層を形成し、その開孔部から所定
深さのリセス領域を形成した後、第1のレジスト層上か
らリセス領域内のレジスト層開孔部に相当する領域に被
[層を形成し、その後、リセス領域内を充填し、かつ第
1のレジスト層の開孔部から被覆層上全域にわたり第2
のレジスト層を被着した後、所定の照射量の露光と現像
を行うことにより、リセス領域内の第2のレジス]・層
を逆台形状に除去し、その除去部分にゲート電極を被着
形成するものである。
ース・ドレイン電極間の所望の位置に所定幅の開孔部を
有する第1のレジスト層を形成し、その開孔部から所定
深さのリセス領域を形成した後、第1のレジスト層上か
らリセス領域内のレジスト層開孔部に相当する領域に被
[層を形成し、その後、リセス領域内を充填し、かつ第
1のレジスト層の開孔部から被覆層上全域にわたり第2
のレジスト層を被着した後、所定の照射量の露光と現像
を行うことにより、リセス領域内の第2のレジス]・層
を逆台形状に除去し、その除去部分にゲート電極を被着
形成するものである。
この発明における電界効果トランジスタの製造方法にお
いては、所定幅の開孔部を有する第1のレジスト層を形
成し、その開孔部から所定深さのり、セス領域を形成し
た後、第1のレジスト層上からリセス領域内のレジスト
層開孔部に相当する領域に被着層を形成し、その後、リ
セス領域内を充填し、かつ第1のレジスト層の開孔部か
ら被着層上全域にわたり第2のレジスト層を被着した後
、所定の照射量の露光と現像を行うことにより、リセス
領域内の第2のレジスト層を逆台形状に除去し、その除
去部分にゲート電極を被着形成するようにしたことから
、ゲート電極長が第1のレジスト層開孔部幅より短縮化
できる。また、ゲート電極断面形状が逆台形状となるこ
とから、ゲート電極長が短縮されてもゲート抵抗の増加
が抑制できる、。
いては、所定幅の開孔部を有する第1のレジスト層を形
成し、その開孔部から所定深さのり、セス領域を形成し
た後、第1のレジスト層上からリセス領域内のレジスト
層開孔部に相当する領域に被着層を形成し、その後、リ
セス領域内を充填し、かつ第1のレジスト層の開孔部か
ら被着層上全域にわたり第2のレジスト層を被着した後
、所定の照射量の露光と現像を行うことにより、リセス
領域内の第2のレジスト層を逆台形状に除去し、その除
去部分にゲート電極を被着形成するようにしたことから
、ゲート電極長が第1のレジスト層開孔部幅より短縮化
できる。また、ゲート電極断面形状が逆台形状となるこ
とから、ゲート電極長が短縮されてもゲート抵抗の増加
が抑制できる、。
以下、この発明の一実施例を図面について説明する。
第1図(a) 〜(k)はG a A s M E S
F E Tのこの発明による製造方法の一実施例の主
要工程を示す断面図である。
F E Tのこの発明による製造方法の一実施例の主
要工程を示す断面図である。
まず、第1図(a)に示すように、半絶縁性GaAs基
板1上に周知の気相エピタキシャル成長法などにより生
成されたn型GaAs半導体層2の表面に、例えばA、
uGe(合金)、NiおよびAuの3層からなるドレイ
ン電極3およびソス電極4が所定間隔で形成された試料
を用意する。
板1上に周知の気相エピタキシャル成長法などにより生
成されたn型GaAs半導体層2の表面に、例えばA、
uGe(合金)、NiおよびAuの3層からなるドレイ
ン電極3およびソス電極4が所定間隔で形成された試料
を用意する。
その後、第1図(b)に示すように、試料表面全域にわ
たりSi3N、膜からなる第1の被覆層5を形成する。
たりSi3N、膜からなる第1の被覆層5を形成する。
次いで第1図(C)に示すように、第1の被覆層5上の
所望の位置に所定幅の開孔部を有する第1のレジスト層
6を形成する。続いて、第1図(d)に示すように、第
1のレジスト層6をマスクとして、例えばRIE法等に
より第1の被覆層5を異方性エツチングで選択的に除去
する。
所望の位置に所定幅の開孔部を有する第1のレジスト層
6を形成する。続いて、第1図(d)に示すように、第
1のレジスト層6をマスクとして、例えばRIE法等に
より第1の被覆層5を異方性エツチングで選択的に除去
する。
しかる後、第1図(6)に示すように、第1のレジス1
−18および第1の被覆層5をマスクとしてn型GaA
s半導体層2を所定の深さ、例えば2000〜5000
大堀込み凹形状のリセス領域7を形成する。その後、第
1図(f)に示すように、試料全面に、例えばTi等か
らなる厚さ数百大の第2の被覆層8を形成する。第2の
被覆層8は、第1のレジスト層6上およびその開孔部の
リセス領域7内に開孔部と同一形状で被着される。また
、第2の被覆層8は、第1の被覆層5と第1のレジスト
層6の開口部領域で連なるように形成する。
−18および第1の被覆層5をマスクとしてn型GaA
s半導体層2を所定の深さ、例えば2000〜5000
大堀込み凹形状のリセス領域7を形成する。その後、第
1図(f)に示すように、試料全面に、例えばTi等か
らなる厚さ数百大の第2の被覆層8を形成する。第2の
被覆層8は、第1のレジスト層6上およびその開孔部の
リセス領域7内に開孔部と同一形状で被着される。また
、第2の被覆層8は、第1の被覆層5と第1のレジスト
層6の開口部領域で連なるように形成する。
これは後工程で形成する第2のレジスト層9と第1のレ
ジストN6の干渉を防止するためである。
ジストN6の干渉を防止するためである。
続いて、第1図(g)に示すように、試料上に第2のレ
ジス1−H9を被着させることにより、リセス領域7を
充填させ、かつ第1のレジスト層6の開孔部から第2の
被覆層8上にレジスト層9を形成する。しかる後、第1
図(h)に示すよう1こ°、第2のレジストN9に所定
照射量の露光を行い、所定の現像を行うことにより、第
1のレジスト層6に形成された第2の被覆層8上の第2
のレジスト層9を除去すると同時にリセス領域7内の第
2のレジスト層9を逆台形状に除去し、リセス領域7内
に被着された第2の被覆層8を露出させる。
ジス1−H9を被着させることにより、リセス領域7を
充填させ、かつ第1のレジスト層6の開孔部から第2の
被覆層8上にレジスト層9を形成する。しかる後、第1
図(h)に示すよう1こ°、第2のレジストN9に所定
照射量の露光を行い、所定の現像を行うことにより、第
1のレジスト層6に形成された第2の被覆層8上の第2
のレジスト層9を除去すると同時にリセス領域7内の第
2のレジスト層9を逆台形状に除去し、リセス領域7内
に被着された第2の被覆層8を露出させる。
第2のレジスト層9が逆台形状に除去されることから、
リセス領域7表面の第2のリンスl−層9の開孔部は第
1のレジスト層6の開孔部幅より短縮できる。次い第1
図(i)に示すように、リセス領域7内の第2のレジス
ト層9をマスクとしてリセス領域7内の第2の被覆層8
を除去すると同時に、第1のレジスト層6上の第2の被
覆層8を除去する。しかる後、第1図(i)に示すよう
に、所定のゲート電極材料10′、例えばAlを所定の
厚さに被着し、不要部分(第2のレジスト層9P第1の
レジスl−Tfl 6および第1のレジス1− II
6上のゲート電極材料10′)を除去することにより第
1図(k)に示すように、リセス領域7にゲート電極1
0が形成され、リセスゲ−1・構造を得る。
リセス領域7表面の第2のリンスl−層9の開孔部は第
1のレジスト層6の開孔部幅より短縮できる。次い第1
図(i)に示すように、リセス領域7内の第2のレジス
ト層9をマスクとしてリセス領域7内の第2の被覆層8
を除去すると同時に、第1のレジスト層6上の第2の被
覆層8を除去する。しかる後、第1図(i)に示すよう
に、所定のゲート電極材料10′、例えばAlを所定の
厚さに被着し、不要部分(第2のレジスト層9P第1の
レジスl−Tfl 6および第1のレジス1− II
6上のゲート電極材料10′)を除去することにより第
1図(k)に示すように、リセス領域7にゲート電極1
0が形成され、リセスゲ−1・構造を得る。
このように、上記実施例では、リセス領域7内に充填し
た第2のレジストM9を逆台形状に除去し、その除去部
分にゲート電極10を被着形成するようにしたことから
、ゲート電極長が設計値(第1のレジスト層6の開孔部
@)より短縮できる。また、ゲー)・電極10の断面形
状が逆台形状となることからゲート長が短縮されてもゲ
ート抵抗の増加は抑制できるばかりでなく、ゲート抵抗
を低減することができる。
た第2のレジストM9を逆台形状に除去し、その除去部
分にゲート電極10を被着形成するようにしたことから
、ゲート電極長が設計値(第1のレジスト層6の開孔部
@)より短縮できる。また、ゲー)・電極10の断面形
状が逆台形状となることからゲート長が短縮されてもゲ
ート抵抗の増加は抑制できるばかりでなく、ゲート抵抗
を低減することができる。
なお、上記実施例では第1の被覆層5が窒化膜である場
合を述べたが、この発明はこれに限定されるものではな
く、他の絶縁膜材料であってもよい。また、第2の被覆
層8はTiの場合について述べたが、この発明はこれに
限定されるものではなく、第1の被覆層5.第1のレジ
スト層6および第2のレジストN9を溶解しないエッチ
ャントで除去でき、かつ容易に成膜できる材料であれば
何でもよい。さらに、上記実施例ではGaAsMESF
ETの場合について述べたが、他の材料からなる電界効
果トランジスタに対しても広く適用できる。
合を述べたが、この発明はこれに限定されるものではな
く、他の絶縁膜材料であってもよい。また、第2の被覆
層8はTiの場合について述べたが、この発明はこれに
限定されるものではなく、第1の被覆層5.第1のレジ
スト層6および第2のレジストN9を溶解しないエッチ
ャントで除去でき、かつ容易に成膜できる材料であれば
何でもよい。さらに、上記実施例ではGaAsMESF
ETの場合について述べたが、他の材料からなる電界効
果トランジスタに対しても広く適用できる。
以上説明したように、この発明は、リセス領域内に充填
した第2のレジスト層を逆台形状に除去し、その除去部
分にゲート電極を被着形成するようにしたので、ゲート
i4極長が設計値(第1のレジスト層開孔部輻)より短
縮できる。また、ゲート電極の断面形状が逆台形となる
ことからゲー)・長が短縮されてもゲート抵抗の増加が
抑制できる等の効果が得られる。
した第2のレジスト層を逆台形状に除去し、その除去部
分にゲート電極を被着形成するようにしたので、ゲート
i4極長が設計値(第1のレジスト層開孔部輻)より短
縮できる。また、ゲート電極の断面形状が逆台形となる
ことからゲー)・長が短縮されてもゲート抵抗の増加が
抑制できる等の効果が得られる。
第1図はこの発明の電界効果)・ランジスタの製造方法
の一実施例の主要工程を示す断面図、第2図は従来の製
造方法の主要工程を示す断面図である。 図において、1は半絶縁性GaAs基板、2はn型Ga
As半導体層、3はドレイン電極、4はソース電極、5
は第1の被覆層、6は第1のレジスト層、7はリセス領
域、8は第2の被覆層、9は第2のレジスト層、10は
ゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 第 図 そ の 図その1 6 二 第1のレジ′スト層 図その 10:ゲート電iI玉
の一実施例の主要工程を示す断面図、第2図は従来の製
造方法の主要工程を示す断面図である。 図において、1は半絶縁性GaAs基板、2はn型Ga
As半導体層、3はドレイン電極、4はソース電極、5
は第1の被覆層、6は第1のレジスト層、7はリセス領
域、8は第2の被覆層、9は第2のレジスト層、10は
ゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 第 図 そ の 図その1 6 二 第1のレジ′スト層 図その 10:ゲート電iI玉
Claims (1)
- 表面にソース電極およびドレイン電極が所定間隔をおい
て形成された半導体基板上の全面にわなり、第1の被覆
層を所望の厚さで形成する工程、前記ソース電極および
ドレイン電極で挟まれた領域の第1の被覆層上の所望の
位置に所定幅の開孔部を有し、他を被覆する第1のレジ
スト層を形成する工程、前記第1のレジスト層をマスク
として、前記第1のレジスト層の開孔部に対し異方性エ
ッチングを施して前記第1の被覆層に前記第1のレジス
ト層の開孔部と同一形状の開孔部を形成し、前記半導体
基板を部分的に露出させる工程、露出した前記半導体基
板表面に対し、前記第1の被覆層をマスクとしてエッチ
ングを行い、所望の深さのリセス領域を形成する工程、
前記第1のレジスト層上方から所定の金属層を被着させ
ることにより、前記第1のレジスト層上および前記リセ
ス領域内の前記第1のレジスト層の開孔部に相当する領
域に第2の被覆層を形成する工程、前記リセス領域を充
填し、かつ前記第1の被覆層および第1のレジスト層の
開孔部から前記第2の被覆層上全域にわたり第2のレジ
スト層を被着する工程、所定の照射量の露光と現像を行
い、前記第2の被覆層上の第2のレジスト層を除去し、
前記第2の被覆層を露出させると同時に前記第1の被覆
層および第1のレジスト層の開孔部から前記リセス領域
にわたり逆台形状に前記第2のレジスト層を除去し、前
記リセス領域内の第2の被覆層を併せ露出させる工程、
前記リセス領域内に残存する前記第2のレジスト層をマ
スクとして前記リセス領域内の第1の被覆層を除去し、
前記半導体基板を露出させると同時に前記第1のレジス
ト層上の第2の被覆層を除去する工程、前記リセス領域
の露出した前記半導体基板表面から前記第1のレジスト
層上にわたりゲート電極材料を被着させる工程、前記第
1のレジスト層、前記リセス領域内の第2のレジスト層
および前記第1のレジスト層上の不要なゲート電極材料
を除去する工程を含むことを特徴とする電界効果トラン
ジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21357089A JPH0376234A (ja) | 1989-08-18 | 1989-08-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21357089A JPH0376234A (ja) | 1989-08-18 | 1989-08-18 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0376234A true JPH0376234A (ja) | 1991-04-02 |
Family
ID=16641397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21357089A Pending JPH0376234A (ja) | 1989-08-18 | 1989-08-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0376234A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005115940A (ja) * | 2003-10-03 | 2005-04-28 | Hewlett-Packard Development Co Lp | ラック機器管理情報調整システムおよび方法 |
-
1989
- 1989-08-18 JP JP21357089A patent/JPH0376234A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005115940A (ja) * | 2003-10-03 | 2005-04-28 | Hewlett-Packard Development Co Lp | ラック機器管理情報調整システムおよび方法 |
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