JPH0236011B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 計算機システムにおいて、主記憶装置の記憶保
護及び管理等のために設ける記憶キーに対するア
クセスに関し、 複数の制御目的の異なる部分キーに分割される
記憶キーへのアクセス効率を改善する記憶キーア
クセス制御方式を目的とし、 複数の異なるメモリ装置と、記憶キー制御部と
を有し、各記憶キーは、複数の異なる種類の部分
キーからなり、各該メモリ装置は、それぞれ異な
る該部分キー種類に対応し、所要の該記憶キーの
該対応する部分キーを保持し、該記憶キー制御部
の要求を受けた場合に、該要求で指定する該記憶
キーについて保持する該部分キーを読み出し、該
記憶キー制御部は、要求元装置から所定の記憶キ
ー読出し要求を受けた場合に、該読出し要求によ
つて指定する該部分キーを保持する該メモリ装置
に要求して該部分キーを読み出し、該読み出した
部分キーに、該部分キーの種類に対応して異なる
所定の信号を付して、該要求元装置へ転送するよ
うに構成する。

〔産業上の利用分野〕

本発明は、計算機システムにおいて、主記憶装
置の記憶保護及び管理等のために設ける記憶キー
に対するアクセス制御方式に関する。

記憶キーは、主記憶のいわゆる記憶保護等のた
めに、主記憶等に対するアクセス制御を行う一手
段として設けられ、例えば主記憶の所定の大きさ
に分割された各記憶領域に対して、例えば４ビツ
トのアクセスコードと１ビツトの読み出し保護ビ
ツトからなる各記憶キーを置く。

更に、公知の仮想記憶方式のシステムでは、主
記憶装置のページの置換制御のためのデータとし
て、ページに分割された各記憶領域に対して、参
照ビツトと変更ビツトを各１ビツト割り当てて保
持する場合に、前記アクセスコード及び保護ビツ
トと組合わせて、１組の記憶キーとして管理する
こともよく知られている。

〔従来の技術〕

前記のように記憶キーがアクセスコード及び読
み出し保護ビツトの部分（以下においてACC／
Ｆ部という）と、参照及び変更ビツトの部分（以
下においてＲ／Ｃ部という）のように直接の制御
目的が異なり、そのためにアクセスを要する頻度
や、速度の要求が異なる場合には、処理効率と経
済性を考慮して、両者を異なるメモリ装置に記憶
する場合がある。

第２図はそのような計算機システムの構成例を
示すブロツク図である。図において、中央処理装
置（以下においてCPUという）等の要求元装置
１６は主記憶アクセス制御装置（以下において
MCUという）１２を介して、主記憶装置（以下
においてMSUという）１１に記憶されたデータ
にアクセスできる。

それらのデータの記憶領域に対して、前記のよ
うな記憶キーを設ける場合に、Ｒ／Ｃ部はデータ
領域へのアクセス時に、アクセスと並行して常に
自動的に書き換え処理が行われ、その処理速度が
データ領域へのアクセス速度に影響するので、
Ｒ／Ｃ部は比較的高速のメモリに記憶する必要が
あり、例えばMCU１２の中に高速の記憶キーメ
モリ１３を設けて記憶する。他方、ACC／Ｆ部
については、Ｒ／Ｃ部ほどには高速アクセスの要
求は無いので、例えばMSU１１に通常のデータ
の記憶領域とは別に、記憶キー領域１４を切り出
して、ACC／Ｆ部を記憶する。

要求元装置１６である、例えばCPUは、記憶
キーへのアクセスのために、例えばACC／Ｆ部
とＲ／Ｃ部別にそれぞれ必要な特別の命令を有
し、それらの命令を実行すると、要求元装置１６
からMCU１２に対して、記憶キーの対応する主
記憶領域のアドレスとACC／Ｆ部かＲ／Ｃ部か
の別（以下において部分キー種別とする）とを送
つてアクセスを要求する。

その要求が例えば読み出し要求の場合に、
MCU１２の記憶キー制御部１５は要求元装置１
６の要求を受けると、部分キー種別に応じて、
Ｒ／Ｃ部であれば自身の記憶キーメモリ１４にア
クセスして、指定の記憶領域アドレスで定まる部
分キーを読み出して、要求元装置１６へ転送す
る。又ACC／Ｆ部であれば、MSU１１に記憶キ
ーアクセス要求を出して、MSU１１で読み出し
て転送されてくる部分キーを要求元装置１６へ中
継する。

こゝで、要求元装置１６が例えばいわゆるパイ
プライン式の並行処理を行うCPU等である場合
には、前記のアクセス要求のACC／Ｆ部の読み
出し要求がMCU１２へ発行され、その読出しが
行われるより前に、次にＲ／Ｃ部の読み出し要求
が発行されることが起こり得る。

このような場合に、前記のようにＲ／Ｃ部に高
速のメモリを使用していると、要求元装置１６は
後に要求したＲ／Ｃ部の部分キーを先に受け取
り、或いは両者を同時に受け取る可能性があり、
その場合に要求元装置１６が、読み出し結果を要
求順に受け取ることができるものとして処理した
場合には、不都合な処理結果を生じ得る。

そこで、このような状態を発生しないように、
例えばMCU１２の記憶キー制御部１５がアクセ
ス要求の順序を記憶し、先の要求の読み出し結果
を要求元装置１６に転送した後、次の要求の読み
出し結果を転送するように制御することによつ
て、要求元装置１０の正常な処理が可能になるよ
うにする。

〔発明が解決しようとする課題〕

前記のように要求順序を意識した処理を行うた
めに、記憶キー制御部１５の制御が複雑化し、又
順序性を保つために、早く読み出された情報の転
送を強制的に遅延させて、要求元装置１６から見
ると、不必要にアクセス時間が延長するような状
況を生じるという問題があつた。

本発明は上記の問題を解決し、複数の制御目的
の異なる部分キーに分割される記憶キーへのアク
セス効率を改善する記憶キーアクセス制御方式を
目的とする。

〔課題を解決するための手段〕

第１図は、本発明の構成を示すブロツク図であ
る。

図は、記憶キーアクセス制御方式の構成であつ
て、複数の異なるメモリ装置２２，２３と、記憶
キー制御部２０とを有し、各記憶キーは、複数の
異なる部分キー種類の部分キーからなり、各メモ
リ装置２２，２３は、それぞれ異なる該部分キー
種類に対応し、所要の該記憶キーの該対応する部
分キーを保持し、該記憶キー制御部２０の要求を
受けた場合に、該要求で指定する該記憶キーにつ
いて保持する該部分キーを読み出し、記憶キー制
御部２０は、要求元装置２１から所定の記憶キー
読出し要求を受けた場合に、該読出し要求によつ
て指定する該部分キーを保持するメモリ装置２
２，２３に要求して該部分キーを読み出し、読み
出した部分キー１，２に、該部分キーの種類に対
応して異なる所定の信号３，４を付して、要求元
装置２１へ転送する。

〔作用〕

この制御方式により、記憶キーをメモリ装置か
ら読み出して、アクセス要求元へ転送する場合
に、転送情報にそれが記憶キーの何れの部分か、
部分キー種類を表示する信号を付加する。

これにより、要求元はそれぞれの部分キーを所
要の個所で受け取つて処理することができ、又両
部分を同時に受け取ることも可能になる。

更に、このための記憶キー制御部の制御は、単
に、記憶キーの各部分キー別転送線に部分キー種
類を示す信号を各１ビツト追加すればよいので、
比較的簡単に実現することができる。

〔実施例〕

前記例と同様に、部分キー種別がACC／Ｆ部
とＲ／Ｃ部からなる記憶キーとして、第１図のメ
モリ装置２２は例えば前記従来の場合と同様の主
記憶装置であつて、その記憶領域の一部を記憶キ
ー領域として、すべての記憶キーのACC／Ｆ部
を記憶する。同様に、メモリ装置２３はMCUに
設けられる高速メモリからなる記憶キーメモリで
構成される。

記憶キー制御部２０の制御部２４は、CPU等
の要求元装置２１から記憶キー読み出し要求を受
け取ると、その要求の主記憶アドレスと部分キー
種別の指定に基づいて、メモリ装置２２又は２３
から記憶キーの指定部分キーを読み出し、読み出
した情報をACC／Ｆ部レジスタ１、又はＲ／Ｃ
部レジスタ２にセツトする。

又、上記レジスタ１又は２への読み出し情報の
セツトと同時に、ACC／Ｆ部の読み出しの場合
ラツチ３、Ｒ／Ｃ部の読み出しの場合ラツチ４を
オンにセツトする。

ラツチ３及び４の出力は、信号線５及び６によ
り、それぞれ要求元装置２１へ送出されて、部分
キー種類を示す信号となると共に、ゲート回路７
及び８を制御して、ACC／Ｆ部レジスタ１及び
Ｒ／Ｃ部レジスタ２の内容を要求元装置２１へ送
出する。

制御部２４は、適当なタイミングにラツチ９を
所要時間オンにして、信号線１０に出力有効信号
を送出すると、要求元装置２１では信号線１０が
オンの間に、信号線５及び６の内のオンになつて
いる信号線に対応するゲート回路７及び８の出力
を、読み出し結果の部分キー情報として受信す
る。

第３図は記憶キー読み出しのタイミング例を説
明する図であり、従来は第３図ａに示すように、
読み出し要求３１が出ても、先に出た要求（図の
例のACC／Ｆ部読み出し要求３０）が終了する
まで、次の要求３１の処理を遅延し、図示のよう
に先の要求による読み出し結果３２が、出力有効
信号３３によつて転送された後に、次の要求が処
理され、読み出し結果３４と出力有効信号３５で
示すタイミングで、初めて後の要求の処理を完了
できる。

しかし、本発明の場合には、部分キー種類を示
す信号を付加するので、両要求を並行に処理する
ことが可能になり、ｂに示すようにACC／Ｆ部
とＲ／Ｃ部が同時に読み出されるタイミング関係
になつても遅延無く正常に処理できる。

なお、以上の説明では、記憶キーが２種類の部
分キーに分割されている例を説明したが、部分キ
ーが３種類以上の場合にも、前記に準じた構成に
より同様に制御できることは明らかである。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、計算機システムの記憶キーへのアクセス制御
において、複数の制御目的の異なる部分キーにに
ついて、比較的簡単な構成により、要求元はそれ
ぞれの部分の情報を所要の個所に受け取ることが
でき、又両部分を同時に受け取ることも可能にな
るので、記憶キーアクセス制御の費用を低下し、
及び高速化するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロツク図、第２
図は計算機システムの構成例ブロツク図、第３図
は記憶キー読み出しタイミングの説明図である。 図において、１はACC／Ｆ部レジスタ、２は
Ｒ／Ｃ部レジスタ、３，４，９はラツチ、７，８
はゲート回路、５，６，１０は信号線、１１は主
記憶装置、１２は主記憶アクセス制御装置、１３
は記憶キーメモリ、１４は記憶キー領域、１５，
２０は記憶キー制御部、１６，２１は要求元装
置、２２，２３はメモリ装置、２４は制御部を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の異なるメモリ装置２２，２３と、記憶
   キー制御部２０とを有し、 各記憶キーは、複数の異なる部分キー種類の部
   分キーからなり、 各該メモリ装置２２，２３は、それぞれ異なる
   該部分キー種類に対応し、所要の該記憶キーの該
   対応する部分キーを保持し、該記憶キー制御部２
   ０の要求を受けた場合に、該要求で指定する該記
   憶キーについて保持する該部分キーを読み出し、 該記憶キー制御部２０は、要求元装置２１から
   所定の記憶キー読出し要求を受けた場合に、該読
   出し要求によつて指定する該部分キーを保持する
   該メモリ装置２２，２３に要求して該部分キーを
   読み出し、該読み出した部分キー１，２に、該部
   分キーの種類に対応して異なる所定の信号３，４
   を付して、該要求元装置へ転送するように構成さ
   れていることを特徴とする記憶キーアクセス制御
   方式。