JPH0580698B2 - - Google Patents
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- JPH0580698B2 JPH0580698B2 JP60242141A JP24214185A JPH0580698B2 JP H0580698 B2 JPH0580698 B2 JP H0580698B2 JP 60242141 A JP60242141 A JP 60242141A JP 24214185 A JP24214185 A JP 24214185A JP H0580698 B2 JPH0580698 B2 JP H0580698B2
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- 238000000034 method Methods 0.000 claims description 9
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- 238000010586 diagram Methods 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 1
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔概要〕
複数のプロセツサを有して構成されるシステム
において、或るプロセツサから他のプロセツサの
アクセス領域をアクセスするに際して、他のプロ
セツサヘリード/ライトの区別をする情報を送つ
てこの情報をアクセスのための1つのステツプを
生じさせる手段とすることによつて命令ステツプ
の削減、処理時間の短縮等を図つている。
において、或るプロセツサから他のプロセツサの
アクセス領域をアクセスするに際して、他のプロ
セツサヘリード/ライトの区別をする情報を送つ
てこの情報をアクセスのための1つのステツプを
生じさせる手段とすることによつて命令ステツプ
の削減、処理時間の短縮等を図つている。
本発明は、アクセス制御方式に関し、特に、共
通バスを介して送られて来るリード/ライトの識
別情報をアクセスステツプの削減に利用したアク
セス制御方式に関するものである。
通バスを介して送られて来るリード/ライトの識
別情報をアクセスステツプの削減に利用したアク
セス制御方式に関するものである。
情報処理システムには、複数のプロセツサを有
するものがあり、このようなシステムにおいては
或るプロセツサから他のプロセツサのアクセス領
域をアクセスしてデータの処理を行なつている。
このようなシステムにおいても、他のシステムと
同様、アクセスに要する時間の短いことが望まれ
るところである。
するものがあり、このようなシステムにおいては
或るプロセツサから他のプロセツサのアクセス領
域をアクセスしてデータの処理を行なつている。
このようなシステムにおいても、他のシステムと
同様、アクセスに要する時間の短いことが望まれ
るところである。
このような情報処理装置の従来例として所謂間
接アクセス制御方式によるものがあつた(第5図
参照)。この方式においては、メモリレジスタ3
01の格納データの“読み出し”には、間接アク
セス・アドレス・レジスタ(以下、IDAと称す)
303への間接アクセスアドレスのセツト(第6
図の(2)参照)、間接アクセス・データ・レジスタ
(以下、IDDと称す)305のセツト(第6図の
(3)参照)及びメモリレジスタ301からのリード
データ転送(第6図の(4)参照)の3ステツプ命令
を必要としていた。
接アクセス制御方式によるものがあつた(第5図
参照)。この方式においては、メモリレジスタ3
01の格納データの“読み出し”には、間接アク
セス・アドレス・レジスタ(以下、IDAと称す)
303への間接アクセスアドレスのセツト(第6
図の(2)参照)、間接アクセス・データ・レジスタ
(以下、IDDと称す)305のセツト(第6図の
(3)参照)及びメモリレジスタ301からのリード
データ転送(第6図の(4)参照)の3ステツプ命令
を必要としていた。
また、このような従来の間接アクセス制御方式
においてもメモリレジスタへのデータの“書き込
み”においても、IDA303への間接書き込みア
ドレスセツト(第6図の(2)参照)、IDD305へ
の間接書き込みデータのセツト(第6図の(3)参
照)及びメモリレジスタ301への書き込みデー
タの転送307(第6図の(4)参照)という3ステ
ツプ命令がやはり必要であつた。これらのいずれ
の命令も、第6図の(1)に示すクロツクで動作する
ことは、従来のコンピユータと同じである。
においてもメモリレジスタへのデータの“書き込
み”においても、IDA303への間接書き込みア
ドレスセツト(第6図の(2)参照)、IDD305へ
の間接書き込みデータのセツト(第6図の(3)参
照)及びメモリレジスタ301への書き込みデー
タの転送307(第6図の(4)参照)という3ステ
ツプ命令がやはり必要であつた。これらのいずれ
の命令も、第6図の(1)に示すクロツクで動作する
ことは、従来のコンピユータと同じである。
このような間接アクセス制御方式は、例えば特
開昭58−40668号公報に開示されている。
開昭58−40668号公報に開示されている。
このような従来方式では、IDAのセツト、IDD
のセツト及び読み出し或いは書き込みデータの転
送の3ステツプを要し、命令ステツプが多くな
り、処理に要する時間が長きになるといつた問題
点があつた。
のセツト及び読み出し或いは書き込みデータの転
送の3ステツプを要し、命令ステツプが多くな
り、処理に要する時間が長きになるといつた問題
点があつた。
本発明はこのような点に鑑みて創作されたもの
であり、命令ステツプ数を削減し処理時間を短縮
化したアクセス制御方式を提供することを目的と
している。
であり、命令ステツプ数を削減し処理時間を短縮
化したアクセス制御方式を提供することを目的と
している。
第1図は、本発明の原理ブロツク図を示す。本
発明は、共通バス1を介して接続されたプロセツ
サ間で共有されるアクセス領域4を有する或るプ
ロセツサ3の当該アクセス領域4を他のプロセツ
サ2からアクセスしてデータ処理を進める情報処
理システムにおいて、前記共通バス1に接続さ
れ、アドレス、及びリードライトフラグセツト位
置6を有するアドレスレジスタ5と、前記共通バ
ス1に接続され、ライト時に前記共通バス1から
のデータをセツトするライト用データレジスタ7
と、前記共通バス1に接続され、リード時に前記
アクセス領域4からのデータをセツトするリード
用データレジスタ9と、前記リードライトフラグ
セツト位置6のライトフラグがライトを示してい
るとき、ライト用データレジスタ7へのデータセ
ツトタイミング信号10をライト用所要時間だけ
遅延させるライト用遅延手段8と、リードライト
フラグセツト位置6のリードフラグがリードを示
しているとき、アドレスレジスタ5へのアドレス
セツトタイミング信号11をリード用所要時間だ
け遅延させるリード用クロツク遅延手段8′とを
具備し、前記アクセス領域4へのライトアクセス
時に、前記ライト用データレジスタ7にセツトさ
れたデータを前記アドレスレジスタ5のアドレス
で選択されたアクセス領域4内のアクセス領域部
に格納するためのセツトクロツクとして前記ライ
ト用クロツク遅延手段8の遅延出力信号を用い、
前記アクセス領域4へのリードアクセス時に、前
記アクセス領域4内のアドレスレジスタ5のアド
レスで選択されたアクセス領域部から読み出され
たリードデータをリード用データレジスタ7へセ
ツトするためのセツトクロツクとして前記リード
用クロツク遅延手段8′の遅延出力信号を用いる
ようにして構成される。
発明は、共通バス1を介して接続されたプロセツ
サ間で共有されるアクセス領域4を有する或るプ
ロセツサ3の当該アクセス領域4を他のプロセツ
サ2からアクセスしてデータ処理を進める情報処
理システムにおいて、前記共通バス1に接続さ
れ、アドレス、及びリードライトフラグセツト位
置6を有するアドレスレジスタ5と、前記共通バ
ス1に接続され、ライト時に前記共通バス1から
のデータをセツトするライト用データレジスタ7
と、前記共通バス1に接続され、リード時に前記
アクセス領域4からのデータをセツトするリード
用データレジスタ9と、前記リードライトフラグ
セツト位置6のライトフラグがライトを示してい
るとき、ライト用データレジスタ7へのデータセ
ツトタイミング信号10をライト用所要時間だけ
遅延させるライト用遅延手段8と、リードライト
フラグセツト位置6のリードフラグがリードを示
しているとき、アドレスレジスタ5へのアドレス
セツトタイミング信号11をリード用所要時間だ
け遅延させるリード用クロツク遅延手段8′とを
具備し、前記アクセス領域4へのライトアクセス
時に、前記ライト用データレジスタ7にセツトさ
れたデータを前記アドレスレジスタ5のアドレス
で選択されたアクセス領域4内のアクセス領域部
に格納するためのセツトクロツクとして前記ライ
ト用クロツク遅延手段8の遅延出力信号を用い、
前記アクセス領域4へのリードアクセス時に、前
記アクセス領域4内のアドレスレジスタ5のアド
レスで選択されたアクセス領域部から読み出され
たリードデータをリード用データレジスタ7へセ
ツトするためのセツトクロツクとして前記リード
用クロツク遅延手段8′の遅延出力信号を用いる
ようにして構成される。
或るプロセツサ3のアクセス領域4へのライト
アクセスに際して、他のプロセツサ2から格納ア
ドレスがアドレスレジスタ5にセツトされると同
時に、該アドレスレジスタ5のリードライトフラ
グセツト位置6にライトフラグがセツトされる。
そして、格納データがライト用データレジスタ7
にセツトされる。
アクセスに際して、他のプロセツサ2から格納ア
ドレスがアドレスレジスタ5にセツトされると同
時に、該アドレスレジスタ5のリードライトフラ
グセツト位置6にライトフラグがセツトされる。
そして、格納データがライト用データレジスタ7
にセツトされる。
このとき、リードライトフラグセツト位置6に
セツトされているフラグは、ライトフラグである
から、前記格納データのライト用データレジスタ
7へのデータセツトタイミング信号10は、ライ
ト用遅延手段8によつてライト用遅延時間だけ遅
延されて出力され、アクセス領域4へ供給され
る。
セツトされているフラグは、ライトフラグである
から、前記格納データのライト用データレジスタ
7へのデータセツトタイミング信号10は、ライ
ト用遅延手段8によつてライト用遅延時間だけ遅
延されて出力され、アクセス領域4へ供給され
る。
前記ライト用データレジスタ7にセツトされた
格納データの、前記アドレスレジスタ5にセツト
されたアドレスで選択されたアクセス領域4内の
アクセス領域部への格納は、前記ライト用遅延手
段8から出力された出力信号をライトトリガとし
て為される。
格納データの、前記アドレスレジスタ5にセツト
されたアドレスで選択されたアクセス領域4内の
アクセス領域部への格納は、前記ライト用遅延手
段8から出力された出力信号をライトトリガとし
て為される。
又、或るプロセツサ3のアクセス領域4へのリ
ードアクセスに際して、他のプロセツサ2から読
み出しアドレスがアドレスレジスタ5にセツトさ
れると同時に、該アドレスレジスタ5のリードラ
イトフラグ位置6にリードフラグがセツトされ
る。
ードアクセスに際して、他のプロセツサ2から読
み出しアドレスがアドレスレジスタ5にセツトさ
れると同時に、該アドレスレジスタ5のリードラ
イトフラグ位置6にリードフラグがセツトされ
る。
このとき、リードライトフラグセツト位置6に
セツトされているフラグは、リードフラグである
から、前記アドレスレジスタ5へのアドレスセツ
トタイミング信号11は、リード用遅延手段8′
によつてリード用遅延時間だけ遅延されて出力さ
れ、リード用データレジスタ9へ供給される。
セツトされているフラグは、リードフラグである
から、前記アドレスレジスタ5へのアドレスセツ
トタイミング信号11は、リード用遅延手段8′
によつてリード用遅延時間だけ遅延されて出力さ
れ、リード用データレジスタ9へ供給される。
前記アドレスレジスタ5にセツトされたアドレ
スで選択されたアクセス領域4内のアクセス領域
部から読み出されたリードデータのリード用デー
タレジスタ9へのセツトは、前記リード用遅延手
段8′から出力された出力信号をセツトトリガと
して為される。セツトされたリードデータは、バ
ス1上へ送出される。
スで選択されたアクセス領域4内のアクセス領域
部から読み出されたリードデータのリード用デー
タレジスタ9へのセツトは、前記リード用遅延手
段8′から出力された出力信号をセツトトリガと
して為される。セツトされたリードデータは、バ
ス1上へ送出される。
第2図に本発明の一実施例を示す。220A,
220B,……はプロセツサ(メモリ)であり、
これらのプロセツサは共通バス230を介して接
続可能に構成されている。
220B,……はプロセツサ(メモリ)であり、
これらのプロセツサは共通バス230を介して接
続可能に構成されている。
プロセツサ220Aでは、共通バス230に接
続されたレシーバ241を介してアドレス信号2
43が間接アクセス・アドレス・レジスタ
(IDA)245に供給され(第3図の(2)参照)、デ
ータ信号247が間接ライト・データ・レジスタ
(IDW)249に供給される。このIDA245に
は1ビツトのリード・ライト・フラグ(以下、
RWFと称す)ビツト251が具わつている(第
3図の(2)のRWF参照)。
続されたレシーバ241を介してアドレス信号2
43が間接アクセス・アドレス・レジスタ
(IDA)245に供給され(第3図の(2)参照)、デ
ータ信号247が間接ライト・データ・レジスタ
(IDW)249に供給される。このIDA245に
は1ビツトのリード・ライト・フラグ(以下、
RWFと称す)ビツト251が具わつている(第
3図の(2)のRWF参照)。
クロツク制御回路253によつて発生される第
1クロツク信号255(第3図及び第4図の(1)参
照)及び第2クロツク信号257(第3図及び第
4図の(3)参照)は、各別にIDA245及びIDW
249に供給される。
1クロツク信号255(第3図及び第4図の(1)参
照)及び第2クロツク信号257(第3図及び第
4図の(3)参照)は、各別にIDA245及びIDW
249に供給される。
IDA245からの出力アドレス信号259はレ
ジスタ261の番地指定用に供給され(第3図の
(6)及び第4図の(5)参照)、IDW249からの出力
データ信号263がレジスタ261の書き込みデ
ータとして印加される(第3図の(9)参照)。この
レジスタ261は、複数のレジスタREG1、2、
……、nで成つている。
ジスタ261の番地指定用に供給され(第3図の
(6)及び第4図の(5)参照)、IDW249からの出力
データ信号263がレジスタ261の書き込みデ
ータとして印加される(第3図の(9)参照)。この
レジスタ261は、複数のレジスタREG1、2、
……、nで成つている。
第2クロツク信号257とIDA245のRWF
ビツト251からの指示情報信号265の反転信
号とがアンドゲート267によつて論理積がとら
れ(第3図の(4)参照)、その出力論理積信号が遅
延回路269によつて1クロツク相当分遅延され
た指示信号271がレジスタ261に供給される
(第3図の(5)参照)。また、レジスタ261からの
読み出しデータ信号273は間接リード・デー
タ・レジスタ(IDR)275に供給される。
ビツト251からの指示情報信号265の反転信
号とがアンドゲート267によつて論理積がとら
れ(第3図の(4)参照)、その出力論理積信号が遅
延回路269によつて1クロツク相当分遅延され
た指示信号271がレジスタ261に供給される
(第3図の(5)参照)。また、レジスタ261からの
読み出しデータ信号273は間接リード・デー
タ・レジスタ(IDR)275に供給される。
第1クロツク信号255(第4図の(1)参照)と
IDA245のRWFビツト251からの指示情報
信号265とがアンドゲート277に供給され、
その出力論理積信号が遅延回路279で1クロツ
ク相当分遅延され(第4図の(7)参照)、その遅延
された指令信号281がIDR275に印加される
(第4図の(8)参照)。
IDA245のRWFビツト251からの指示情報
信号265とがアンドゲート277に供給され、
その出力論理積信号が遅延回路279で1クロツ
ク相当分遅延され(第4図の(7)参照)、その遅延
された指令信号281がIDR275に印加される
(第4図の(8)参照)。
IDR275の出力データ信号283がドライバ
285に供給され、その転送データ信号287は
共通バス230上に送り出される。
285に供給され、その転送データ信号287は
共通バス230上に送り出される。
第2図において、共通バス230は、第1図の
共通バス1に対応する。プロセツサ220Aは、
第1図の或るプロセツサ3に対応し、プロセツサ
220Bは、第1図の他のプロセツサ2に対応す
る。レジスタ261は、第1図のアクセス領域4
に対応する。リード・ライト・フラグビツトは、
第1図のリードライトフラグセツト位置6に対応
する。間接アクセス・アドレス・レジスタ245
は、第1図のアドレスレジスタ5に対応する。間
接ライト・データ・レジスタ249は、第1図の
ライト用データレジスタ7に対応し、間接リー
ド・データ・レジスタ275は、第1図のリード
用データレジスタ9に対応する。アンド・ゲート
267、及び遅延回路269は、第1図のライト
用遅延手段8に対応し、アンド・ゲート277、
及び遅延回路279は、第1図のリード用遅延手
段8′に対応する。
共通バス1に対応する。プロセツサ220Aは、
第1図の或るプロセツサ3に対応し、プロセツサ
220Bは、第1図の他のプロセツサ2に対応す
る。レジスタ261は、第1図のアクセス領域4
に対応する。リード・ライト・フラグビツトは、
第1図のリードライトフラグセツト位置6に対応
する。間接アクセス・アドレス・レジスタ245
は、第1図のアドレスレジスタ5に対応する。間
接ライト・データ・レジスタ249は、第1図の
ライト用データレジスタ7に対応し、間接リー
ド・データ・レジスタ275は、第1図のリード
用データレジスタ9に対応する。アンド・ゲート
267、及び遅延回路269は、第1図のライト
用遅延手段8に対応し、アンド・ゲート277、
及び遅延回路279は、第1図のリード用遅延手
段8′に対応する。
上述した構成による動作を以下に述べる。
(i) データ書込み(ライト)
いま、例えばレジスタ261の第2レジスタ
REG2にデータを書き込む場合を考える。
REG2にデータを書き込む場合を考える。
プロセツサ220Bから、レジスタ261の
データ格納領域である第2レジスタREG2を表
すアドレス「情報002」を共通バス230に送
出する。また、このアドレス情報に1ビツトに
よる書込み指示情報“0”が共に送出される
(第3図の(2)参照、このときのRWFの“0”参
照)。
データ格納領域である第2レジスタREG2を表
すアドレス「情報002」を共通バス230に送
出する。また、このアドレス情報に1ビツトに
よる書込み指示情報“0”が共に送出される
(第3図の(2)参照、このときのRWFの“0”参
照)。
プロセツサ220Aでは、クロツクCLF
#1(第3図の(1)参照)に応答してアドレス情
報「002」がIDA245にセツトされると共に、
RWFビツト251には書込み指示情報“0”
が格納される。つまり、RWFビツト251に
はフラグが立つていないことにより、その出力
である指示情報信号265は論理“0”である
から、第2クロツク信号257(第3図の(3)参
照)がアンドゲート267を通過し、1クロツ
ク相当分遅延した書込み指示信号271がレジ
スタ261に供給される(第3図の(5)参照。) 前述のようにして、IDA245にアドレス情
報「002」がセツトされ、そのアドレスを表す
出力アドレス信号259がレジスタ261のア
ドレス入力に供給されている。従つて、このア
ドレス信号259(第3図の(2)参照)及び書込
み指示信号271(第3図の(5)参照。)により
レジスタ261の第2レジスタREG2のための
イネーブル信号となる。
#1(第3図の(1)参照)に応答してアドレス情
報「002」がIDA245にセツトされると共に、
RWFビツト251には書込み指示情報“0”
が格納される。つまり、RWFビツト251に
はフラグが立つていないことにより、その出力
である指示情報信号265は論理“0”である
から、第2クロツク信号257(第3図の(3)参
照)がアンドゲート267を通過し、1クロツ
ク相当分遅延した書込み指示信号271がレジ
スタ261に供給される(第3図の(5)参照。) 前述のようにして、IDA245にアドレス情
報「002」がセツトされ、そのアドレスを表す
出力アドレス信号259がレジスタ261のア
ドレス入力に供給されている。従つて、このア
ドレス信号259(第3図の(2)参照)及び書込
み指示信号271(第3図の(5)参照。)により
レジスタ261の第2レジスタREG2のための
イネーブル信号となる。
このようなアドレス情報の転送後の、次の第
1クロツク信号時刻に、プロセツサ220Bか
らデータ信号(第3図の(7)参照)が送出され、
共通バス230、レシーバ241を介して
IDW249に印加されており、そのデータ信
号は、上述したイネーブル状態を作り出した第
2クロツク信号257の次の第2のクロツク信
号によるタイミングで(第3図の(3)参照)
IDW249にデータがセツトされ、そのデー
タセツト状態を表す出力データ信号263はレ
ジスタ261のデータ入力に印加される(第3
図の(5),(8)参照)。
1クロツク信号時刻に、プロセツサ220Bか
らデータ信号(第3図の(7)参照)が送出され、
共通バス230、レシーバ241を介して
IDW249に印加されており、そのデータ信
号は、上述したイネーブル状態を作り出した第
2クロツク信号257の次の第2のクロツク信
号によるタイミングで(第3図の(3)参照)
IDW249にデータがセツトされ、そのデー
タセツト状態を表す出力データ信号263はレ
ジスタ261のデータ入力に印加される(第3
図の(5),(8)参照)。
第2クロツク信号257を1クロツク分遅延
した形のイネーブル信号271(第3図の(5)参
照)によつて、IDW249のセツトデータが
第2レジスタREG2に格納されることとなる
(第3図の(9)参照)。すなわち、IDW249に
セツトするタイミングに応じてデータ書き込み
が実行される。
した形のイネーブル信号271(第3図の(5)参
照)によつて、IDW249のセツトデータが
第2レジスタREG2に格納されることとなる
(第3図の(9)参照)。すなわち、IDW249に
セツトするタイミングに応じてデータ書き込み
が実行される。
(ii) データ読み出し(リード)
例えばレジスタ261の第2レジスタREG2
における格納データを読み出して、共通バス2
30に送出する場合を考える。
における格納データを読み出して、共通バス2
30に送出する場合を考える。
レジスタ261のデータ格納領域(REG2)
を指定する動作は上述した(i)データ書込みの場
合と同様である。但し、プロセツサ220Bに
よつてアドレス情報「002」と共に指示情報
“1”(第4図の(2)、RWF“1”参照)が送出さ
れ、これがIDA245のRWFビツト251に
格納される。
を指定する動作は上述した(i)データ書込みの場
合と同様である。但し、プロセツサ220Bに
よつてアドレス情報「002」と共に指示情報
“1”(第4図の(2)、RWF“1”参照)が送出さ
れ、これがIDA245のRWFビツト251に
格納される。
つまり、RWFビツト251においてフラグ
が立つていることにより指示情報信号265が
論理“1”のため、アンドゲート267を第2
クロツク信号257(第4図の(3)参照)は通過
しない(第4図の(4)の点線参照)。そのため、
レジスタ261には“書き込み”イネーブル信
号271は供給されないので、“読み出し”可
能状態となるときに、IDA245にセツトされ
ているアドレス“002”がレジスタ261に印
加されるので(第4図の(5)参照)、第2レジス
タREG2から格納データの「読み出し」が行な
われる(第3図の(6)参照)。
が立つていることにより指示情報信号265が
論理“1”のため、アンドゲート267を第2
クロツク信号257(第4図の(3)参照)は通過
しない(第4図の(4)の点線参照)。そのため、
レジスタ261には“書き込み”イネーブル信
号271は供給されないので、“読み出し”可
能状態となるときに、IDA245にセツトされ
ているアドレス“002”がレジスタ261に印
加されるので(第4図の(5)参照)、第2レジス
タREG2から格納データの「読み出し」が行な
われる(第3図の(6)参照)。
前述のように、指示情報信号265は、論理
“1”に設定されているから、IDA245のア
ドレスセツトを行なう第1クロツク信号255
がアンドゲート277を通過し、1クロツク相
当分遅延した“読み出し”セツト信号281が
IDR275に印加される(第4図の(7)参照)。
これに応答して、第2レジスタREG2から読み
出された格納データは、IDR275にセツトさ
れる(第4図の(8)参照)。つまり、IDA245
のアドレスセツトを行なうタイミングに応じて
データ読み出しが実行される。
“1”に設定されているから、IDA245のア
ドレスセツトを行なう第1クロツク信号255
がアンドゲート277を通過し、1クロツク相
当分遅延した“読み出し”セツト信号281が
IDR275に印加される(第4図の(7)参照)。
これに応答して、第2レジスタREG2から読み
出された格納データは、IDR275にセツトさ
れる(第4図の(8)参照)。つまり、IDA245
のアドレスセツトを行なうタイミングに応じて
データ読み出しが実行される。
このようにしてIDR275にセツトされたデ
ータは、ドライバ285によつて転送データ信
号287として共通バス230に転送される。
ータは、ドライバ285によつて転送データ信
号287として共通バス230に転送される。
以上詳述した如く本発明によれば、ライト・ア
クセス時或いはリード・アクセス時の命令ステツ
プを少なくし処理時間を短縮してアクセスに要す
るプロセツサの負担を軽減すると共に共通バスの
占有時間も短縮される。
クセス時或いはリード・アクセス時の命令ステツ
プを少なくし処理時間を短縮してアクセスに要す
るプロセツサの負担を軽減すると共に共通バスの
占有時間も短縮される。
第1図は本発明の原理ブロツク図、第2図は本
発明の一実施例を示す構成ブロツク図、第3図は
メモリ用レジスタへの書き込み動作のタイミング
チヤート、第4図はメモリ用レジスタからの読み
出し動作のタイミングチヤート、第5図は従来の
間接アクセス制御方式を示す図、第6図は第5図
従来方式の動作タイミングチヤートである。 第1図において、1は共用バス、2,3はプロ
セツサ、4はアクセス領域、5はアドレスレジス
タ、6はリードライトフラグセツト位置、7はラ
イト用データレジスタ、8はライト用遅延手段、
8′はリード用遅延手段、9はリード用データレ
ジスタ、10はデータセツトタイミング信号、1
1はアドレスセツトタイミング信号である。 第2図において、220A,220Bはプロセ
ツサ、230Aは共用バス、245は間接アクセ
ス・アドレス・レジスタ、249は間接ライト・
データ・レジスタ、251はリード・ライト・フ
ラグ・ビツト、255は第1クロツク信号、25
7は第2クロツク信号、267はアンドゲート、
269は遅延回路、275は間接リード・アクセ
ス・データ・レジスタ、277はアンドゲート、
279は遅延回路である。
発明の一実施例を示す構成ブロツク図、第3図は
メモリ用レジスタへの書き込み動作のタイミング
チヤート、第4図はメモリ用レジスタからの読み
出し動作のタイミングチヤート、第5図は従来の
間接アクセス制御方式を示す図、第6図は第5図
従来方式の動作タイミングチヤートである。 第1図において、1は共用バス、2,3はプロ
セツサ、4はアクセス領域、5はアドレスレジス
タ、6はリードライトフラグセツト位置、7はラ
イト用データレジスタ、8はライト用遅延手段、
8′はリード用遅延手段、9はリード用データレ
ジスタ、10はデータセツトタイミング信号、1
1はアドレスセツトタイミング信号である。 第2図において、220A,220Bはプロセ
ツサ、230Aは共用バス、245は間接アクセ
ス・アドレス・レジスタ、249は間接ライト・
データ・レジスタ、251はリード・ライト・フ
ラグ・ビツト、255は第1クロツク信号、25
7は第2クロツク信号、267はアンドゲート、
269は遅延回路、275は間接リード・アクセ
ス・データ・レジスタ、277はアンドゲート、
279は遅延回路である。
Claims (1)
- 【特許請求の範囲】 1 共通バス1を介して接続されたプロセツサ間
で共有されるアクセス領域4を有する或るプロセ
ツサ3の当該アクセス領域4を他のプロセツサ2
からアクセスしてデータ処理を進める情報処理シ
ステムにおいて、 前記共通バス1に接続され、アドレス、及びリ
ードライトフラグセツト位置6を有するアドレス
レジスタ5と、 前記共通バス1に接続され、ライト時に前記共
通バス1からのデータをセツトするライト用デー
タレジスタ7と、 前記共通バス1に接続され、リード時に前記ア
クセス領域4からのデータをセツトするリード用
データレジスタ9と、 前記リードライトフラグセツト位置6のライト
フラグがライトを示しているとき、ライト用デー
タレジスタ7へのデータセツトタイミング信号1
0をライト用所要時間だけ遅延させるライト用遅
延手段8と、 リードライトフラグセツト位置6のリードフラ
グがリードを示しているとき、アドレスレジスタ
5へのアドレスセツトタイミング信号11をリー
ド用所要時間だけ遅延させるリード用クロツク遅
延手段8′とを具備し、 前記アクセス領域4へのライトアクセス時に、
前記ライト用データレジスタ7にセツトされたデ
ータを前記アドレスレジスタ5のアドレスで選択
されたアクセス領域4内のアクセス領域部に格納
するためのセツトクロツクとして前記ライト用ク
ロツク遅延手段8の遅延出力信号を用い、 前記アクセス領域4へのリードアクセス時に、
前記アクセス領域4内のアドレスレジスタ5のア
ドレスで選択されたアクセス領域部から読み出さ
れたリードデータをリード用データレジスタ7へ
セツトするためのセツトクロツクとして前記リー
ド用クロツク遅延手段8′の遅延出力信号を用い
ることを特徴とするアクセス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60242141A JPS62102354A (ja) | 1985-10-29 | 1985-10-29 | アクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60242141A JPS62102354A (ja) | 1985-10-29 | 1985-10-29 | アクセス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62102354A JPS62102354A (ja) | 1987-05-12 |
JPH0580698B2 true JPH0580698B2 (ja) | 1993-11-10 |
Family
ID=17084921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60242141A Granted JPS62102354A (ja) | 1985-10-29 | 1985-10-29 | アクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62102354A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03273354A (ja) * | 1990-03-23 | 1991-12-04 | Japan Electron Control Syst Co Ltd | 制御装置の相互通信方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
-
1985
- 1985-10-29 JP JP60242141A patent/JPS62102354A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
Also Published As
Publication number | Publication date |
---|---|
JPS62102354A (ja) | 1987-05-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |