JPH0580698B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のプロセツサを有して構成されるシステム
において、或るプロセツサから他のプロセツサの
アクセス領域をアクセスするに際して、他のプロ
セツサヘリード／ライトの区別をする情報を送つ
てこの情報をアクセスのための１つのステツプを
生じさせる手段とすることによつて命令ステツプ
の削減、処理時間の短縮等を図つている。

〔産業上の利用分野〕

本発明は、アクセス制御方式に関し、特に、共
通バスを介して送られて来るリード／ライトの識
別情報をアクセスステツプの削減に利用したアク
セス制御方式に関するものである。

情報処理システムには、複数のプロセツサを有
するものがあり、このようなシステムにおいては
或るプロセツサから他のプロセツサのアクセス領
域をアクセスしてデータの処理を行なつている。
このようなシステムにおいても、他のシステムと
同様、アクセスに要する時間の短いことが望まれ
るところである。

〔従来の技術〕

このような情報処理装置の従来例として所謂間
接アクセス制御方式によるものがあつた（第５図
参照）。この方式においては、メモリレジスタ３
０１の格納データの“読み出し”には、間接アク
セス・アドレス・レジスタ（以下、IDAと称す）
３０３への間接アクセスアドレスのセツト（第６
図の(2)参照）、間接アクセス・データ・レジスタ
（以下、IDDと称す）３０５のセツト（第６図の
(3)参照）及びメモリレジスタ３０１からのリード
データ転送（第６図の(4)参照）の３ステツプ命令
を必要としていた。

また、このような従来の間接アクセス制御方式
においてもメモリレジスタへのデータの“書き込
み”においても、IDA３０３への間接書き込みア
ドレスセツト（第６図の(2)参照）、IDD３０５へ
の間接書き込みデータのセツト（第６図の(3)参
照）及びメモリレジスタ３０１への書き込みデー
タの転送３０７（第６図の(4)参照）という３ステ
ツプ命令がやはり必要であつた。これらのいずれ
の命令も、第６図の(1)に示すクロツクで動作する
ことは、従来のコンピユータと同じである。

このような間接アクセス制御方式は、例えば特
開昭58−40668号公報に開示されている。

〔発明が解決しようとする問題点〕

このような従来方式では、IDAのセツト、IDD
のセツト及び読み出し或いは書き込みデータの転
送の３ステツプを要し、命令ステツプが多くな
り、処理に要する時間が長きになるといつた問題
点があつた。

本発明はこのような点に鑑みて創作されたもの
であり、命令ステツプ数を削減し処理時間を短縮
化したアクセス制御方式を提供することを目的と
している。

〔問題点を解決するための手段〕

第１図は、本発明の原理ブロツク図を示す。本
発明は、共通バス１を介して接続されたプロセツ
サ間で共有されるアクセス領域４を有する或るプ
ロセツサ３の当該アクセス領域４を他のプロセツ
サ２からアクセスしてデータ処理を進める情報処
理システムにおいて、前記共通バス１に接続さ
れ、アドレス、及びリードライトフラグセツト位
置６を有するアドレスレジスタ５と、前記共通バ
ス１に接続され、ライト時に前記共通バス１から
のデータをセツトするライト用データレジスタ７
と、前記共通バス１に接続され、リード時に前記
アクセス領域４からのデータをセツトするリード
用データレジスタ９と、前記リードライトフラグ
セツト位置６のライトフラグがライトを示してい
るとき、ライト用データレジスタ７へのデータセ
ツトタイミング信号１０をライト用所要時間だけ
遅延させるライト用遅延手段８と、リードライト
フラグセツト位置６のリードフラグがリードを示
しているとき、アドレスレジスタ５へのアドレス
セツトタイミング信号１１をリード用所要時間だ
け遅延させるリード用クロツク遅延手段８′とを
具備し、前記アクセス領域４へのライトアクセス
時に、前記ライト用データレジスタ７にセツトさ
れたデータを前記アドレスレジスタ５のアドレス
で選択されたアクセス領域４内のアクセス領域部
に格納するためのセツトクロツクとして前記ライ
ト用クロツク遅延手段８の遅延出力信号を用い、
前記アクセス領域４へのリードアクセス時に、前
記アクセス領域４内のアドレスレジスタ５のアド
レスで選択されたアクセス領域部から読み出され
たリードデータをリード用データレジスタ７へセ
ツトするためのセツトクロツクとして前記リード
用クロツク遅延手段８′の遅延出力信号を用いる
ようにして構成される。

〔作用〕

或るプロセツサ３のアクセス領域４へのライト
アクセスに際して、他のプロセツサ２から格納ア
ドレスがアドレスレジスタ５にセツトされると同
時に、該アドレスレジスタ５のリードライトフラ
グセツト位置６にライトフラグがセツトされる。
そして、格納データがライト用データレジスタ７
にセツトされる。

このとき、リードライトフラグセツト位置６に
セツトされているフラグは、ライトフラグである
から、前記格納データのライト用データレジスタ
７へのデータセツトタイミング信号１０は、ライ
ト用遅延手段８によつてライト用遅延時間だけ遅
延されて出力され、アクセス領域４へ供給され
る。

前記ライト用データレジスタ７にセツトされた
格納データの、前記アドレスレジスタ５にセツト
されたアドレスで選択されたアクセス領域４内の
アクセス領域部への格納は、前記ライト用遅延手
段８から出力された出力信号をライトトリガとし
て為される。

又、或るプロセツサ３のアクセス領域４へのリ
ードアクセスに際して、他のプロセツサ２から読
み出しアドレスがアドレスレジスタ５にセツトさ
れると同時に、該アドレスレジスタ５のリードラ
イトフラグ位置６にリードフラグがセツトされ
る。

このとき、リードライトフラグセツト位置６に
セツトされているフラグは、リードフラグである
から、前記アドレスレジスタ５へのアドレスセツ
トタイミング信号１１は、リード用遅延手段８′
によつてリード用遅延時間だけ遅延されて出力さ
れ、リード用データレジスタ９へ供給される。

前記アドレスレジスタ５にセツトされたアドレ
スで選択されたアクセス領域４内のアクセス領域
部から読み出されたリードデータのリード用デー
タレジスタ９へのセツトは、前記リード用遅延手
段８′から出力された出力信号をセツトトリガと
して為される。セツトされたリードデータは、バ
ス１上へ送出される。

〔実施例〕

第２図に本発明の一実施例を示す。２２０Ａ，
２２０Ｂ，……はプロセツサ（メモリ）であり、
これらのプロセツサは共通バス２３０を介して接
続可能に構成されている。

プロセツサ２２０Ａでは、共通バス２３０に接
続されたレシーバ２４１を介してアドレス信号２
４３が間接アクセス・アドレス・レジスタ
（IDA）２４５に供給され（第３図の(2)参照）、デ
ータ信号２４７が間接ライト・データ・レジスタ
（IDW）２４９に供給される。このIDA２４５に
は１ビツトのリード・ライト・フラグ（以下、
RWFと称す）ビツト２５１が具わつている（第
３図の(2)のRWF参照）。

クロツク制御回路２５３によつて発生される第
１クロツク信号２５５（第３図及び第４図の(1)参
照）及び第２クロツク信号２５７（第３図及び第
４図の(3)参照）は、各別にIDA２４５及びIDW
２４９に供給される。

IDA２４５からの出力アドレス信号２５９はレ
ジスタ２６１の番地指定用に供給され（第３図の
(6)及び第４図の(5)参照）、IDW２４９からの出力
データ信号２６３がレジスタ２６１の書き込みデ
ータとして印加される（第３図の(9)参照）。この
レジスタ２６１は、複数のレジスタREG1、２、
……、ｎで成つている。

第２クロツク信号２５７とIDA２４５のRWF
ビツト２５１からの指示情報信号２６５の反転信
号とがアンドゲート２６７によつて論理積がとら
れ（第３図の(4)参照）、その出力論理積信号が遅
延回路２６９によつて１クロツク相当分遅延され
た指示信号２７１がレジスタ２６１に供給される
（第３図の(5)参照）。また、レジスタ２６１からの
読み出しデータ信号２７３は間接リード・デー
タ・レジスタ（IDR）２７５に供給される。

第１クロツク信号２５５（第４図の(1)参照）と
IDA２４５のRWFビツト２５１からの指示情報
信号２６５とがアンドゲート２７７に供給され、
その出力論理積信号が遅延回路２７９で１クロツ
ク相当分遅延され（第４図の(7)参照）、その遅延
された指令信号２８１がIDR２７５に印加される
（第４図の(8)参照）。

IDR２７５の出力データ信号２８３がドライバ
２８５に供給され、その転送データ信号２８７は
共通バス２３０上に送り出される。

第２図において、共通バス２３０は、第１図の
共通バス１に対応する。プロセツサ２２０Ａは、
第１図の或るプロセツサ３に対応し、プロセツサ
２２０Ｂは、第１図の他のプロセツサ２に対応す
る。レジスタ２６１は、第１図のアクセス領域４
に対応する。リード・ライト・フラグビツトは、
第１図のリードライトフラグセツト位置６に対応
する。間接アクセス・アドレス・レジスタ２４５
は、第１図のアドレスレジスタ５に対応する。間
接ライト・データ・レジスタ２４９は、第１図の
ライト用データレジスタ７に対応し、間接リー
ド・データ・レジスタ２７５は、第１図のリード
用データレジスタ９に対応する。アンド・ゲート
２６７、及び遅延回路２６９は、第１図のライト
用遅延手段８に対応し、アンド・ゲート２７７、
及び遅延回路２７９は、第１図のリード用遅延手
段８′に対応する。

上述した構成による動作を以下に述べる。

(i) データ書込み（ライト） いま、例えばレジスタ２６１の第２レジスタ
REG2にデータを書き込む場合を考える。

プロセツサ２２０Ｂから、レジスタ２６１の
データ格納領域である第２レジスタREG2を表
すアドレス「情報002」を共通バス２３０に送
出する。また、このアドレス情報に１ビツトに
よる書込み指示情報“０”が共に送出される
（第３図の(2)参照、このときのRWFの“０”参
照）。

プロセツサ２２０Ａでは、クロツクCLF
＃１（第３図の(1)参照）に応答してアドレス情
報「002」がIDA２４５にセツトされると共に、
RWFビツト２５１には書込み指示情報“０”
が格納される。つまり、RWFビツト２５１に
はフラグが立つていないことにより、その出力
である指示情報信号２６５は論理“０”である
から、第２クロツク信号２５７（第３図の(3)参
照）がアンドゲート２６７を通過し、１クロツ
ク相当分遅延した書込み指示信号２７１がレジ
スタ２６１に供給される（第３図の(5)参照。） 前述のようにして、IDA２４５にアドレス情
報「002」がセツトされ、そのアドレスを表す
出力アドレス信号２５９がレジスタ２６１のア
ドレス入力に供給されている。従つて、このア
ドレス信号２５９（第３図の(2)参照）及び書込
み指示信号２７１（第３図の(5)参照。）により
レジスタ２６１の第２レジスタREG2のための
イネーブル信号となる。

このようなアドレス情報の転送後の、次の第
１クロツク信号時刻に、プロセツサ２２０Ｂか
らデータ信号（第３図の(7)参照）が送出され、
共通バス２３０、レシーバ２４１を介して
IDW２４９に印加されており、そのデータ信
号は、上述したイネーブル状態を作り出した第
２クロツク信号２５７の次の第２のクロツク信
号によるタイミングで（第３図の(3)参照）
IDW２４９にデータがセツトされ、そのデー
タセツト状態を表す出力データ信号２６３はレ
ジスタ２６１のデータ入力に印加される（第３
図の(5)，(8)参照）。

第２クロツク信号２５７を１クロツク分遅延
した形のイネーブル信号２７１（第３図の(5)参
照）によつて、IDW２４９のセツトデータが
第２レジスタREG2に格納されることとなる
（第３図の(9)参照）。すなわち、IDW２４９に
セツトするタイミングに応じてデータ書き込み
が実行される。

(ii) データ読み出し（リード） 例えばレジスタ２６１の第２レジスタREG2
における格納データを読み出して、共通バス２
３０に送出する場合を考える。

レジスタ２６１のデータ格納領域（REG2）
を指定する動作は上述した(i)データ書込みの場
合と同様である。但し、プロセツサ２２０Ｂに
よつてアドレス情報「002」と共に指示情報
“１”（第４図の(2)、RWF“１”参照）が送出さ
れ、これがIDA２４５のRWFビツト２５１に
格納される。

つまり、RWFビツト２５１においてフラグ
が立つていることにより指示情報信号２６５が
論理“１”のため、アンドゲート２６７を第２
クロツク信号２５７（第４図の(3)参照）は通過
しない（第４図の(4)の点線参照）。そのため、
レジスタ２６１には“書き込み”イネーブル信
号２７１は供給されないので、“読み出し”可
能状態となるときに、IDA２４５にセツトされ
ているアドレス“002”がレジスタ２６１に印
加されるので（第４図の(5)参照）、第２レジス
タREG2から格納データの「読み出し」が行な
われる（第３図の(6)参照）。

前述のように、指示情報信号２６５は、論理
“１”に設定されているから、IDA２４５のア
ドレスセツトを行なう第１クロツク信号２５５
がアンドゲート２７７を通過し、１クロツク相
当分遅延した“読み出し”セツト信号２８１が
IDR２７５に印加される（第４図の(7)参照）。
これに応答して、第２レジスタREG2から読み
出された格納データは、IDR２７５にセツトさ
れる（第４図の(8)参照）。つまり、IDA２４５
のアドレスセツトを行なうタイミングに応じて
データ読み出しが実行される。

このようにしてIDR２７５にセツトされたデ
ータは、ドライバ２８５によつて転送データ信
号２８７として共通バス２３０に転送される。

〔発明の効果〕

以上詳述した如く本発明によれば、ライト・ア
クセス時或いはリード・アクセス時の命令ステツ
プを少なくし処理時間を短縮してアクセスに要す
るプロセツサの負担を軽減すると共に共通バスの
占有時間も短縮される。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の一実施例を示す構成ブロツク図、第３図は
メモリ用レジスタへの書き込み動作のタイミング
チヤート、第４図はメモリ用レジスタからの読み
出し動作のタイミングチヤート、第５図は従来の
間接アクセス制御方式を示す図、第６図は第５図
従来方式の動作タイミングチヤートである。 第１図において、１は共用バス、２，３はプロ
セツサ、４はアクセス領域、５はアドレスレジス
タ、６はリードライトフラグセツト位置、７はラ
イト用データレジスタ、８はライト用遅延手段、
８′はリード用遅延手段、９はリード用データレ
ジスタ、１０はデータセツトタイミング信号、１
１はアドレスセツトタイミング信号である。 第２図において、２２０Ａ，２２０Ｂはプロセ
ツサ、２３０Ａは共用バス、２４５は間接アクセ
ス・アドレス・レジスタ、２４９は間接ライト・
データ・レジスタ、２５１はリード・ライト・フ
ラグ・ビツト、２５５は第１クロツク信号、２５
７は第２クロツク信号、２６７はアンドゲート、
２６９は遅延回路、２７５は間接リード・アクセ
ス・データ・レジスタ、２７７はアンドゲート、
２７９は遅延回路である。

Claims (1)

1. 【特許請求の範囲】 １ 共通バス１を介して接続されたプロセツサ間
   で共有されるアクセス領域４を有する或るプロセ
   ツサ３の当該アクセス領域４を他のプロセツサ２
   からアクセスしてデータ処理を進める情報処理シ
   ステムにおいて、 前記共通バス１に接続され、アドレス、及びリ
   ードライトフラグセツト位置６を有するアドレス
   レジスタ５と、 前記共通バス１に接続され、ライト時に前記共
   通バス１からのデータをセツトするライト用デー
   タレジスタ７と、 前記共通バス１に接続され、リード時に前記ア
   クセス領域４からのデータをセツトするリード用
   データレジスタ９と、 前記リードライトフラグセツト位置６のライト
   フラグがライトを示しているとき、ライト用デー
   タレジスタ７へのデータセツトタイミング信号１
   ０をライト用所要時間だけ遅延させるライト用遅
   延手段８と、 リードライトフラグセツト位置６のリードフラ
   グがリードを示しているとき、アドレスレジスタ
   ５へのアドレスセツトタイミング信号１１をリー
   ド用所要時間だけ遅延させるリード用クロツク遅
   延手段８′とを具備し、 前記アクセス領域４へのライトアクセス時に、
   前記ライト用データレジスタ７にセツトされたデ
   ータを前記アドレスレジスタ５のアドレスで選択
   されたアクセス領域４内のアクセス領域部に格納
   するためのセツトクロツクとして前記ライト用ク
   ロツク遅延手段８の遅延出力信号を用い、 前記アクセス領域４へのリードアクセス時に、
   前記アクセス領域４内のアドレスレジスタ５のア
   ドレスで選択されたアクセス領域部から読み出さ
   れたリードデータをリード用データレジスタ７へ
   セツトするためのセツトクロツクとして前記リー
   ド用クロツク遅延手段８′の遅延出力信号を用い
   ることを特徴とするアクセス制御方式。