JPH01142846A - 情報処理装置のキャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 り呈ユ！立夏 本発明は、情報処理装置のキャッシュメモリ制御方式に
関する。

従来の技術 従来、第２図を伴って次に述べる情報処理装置が提案さ
れている。

づなわち、複数例えば２個の電子削算槻Ｕ１及びＵ２と
、それら電子計算ｍｕｉ及びＵ２に対して共通な、例え
ば主記憶装置１１、タイマ１２、入出力制御装置１３な
どからなる外部情報源Ｓとを有する。

電子計Ｃ’［ｔ！ＩＬＪ１及びＵ２のそれぞれは、命令
実行部２と内部キャッシュメモリＣＡとを右するプロセ
ッサ１と、そのプロセッサ１に対して外付に設けられた
外部キャッシュメモリＣＩ３とを有する。

また、プロセッサ１の内部キャッシュメモリＣＡは、外
部情報源Ｓからの外部情報を格納する情報格納部３Ａと
、その情報格納部３Ａからの外部情報と外部情報源Ｓか
らの外部情報とを選択的に命令実行部２に出ツノさせる
セレクタ４Ａと、情報格納部３Ａ及びセレクタ４Δに対
する制御部５Ａとを有する。

この場合、制御部５Ａは、命令実行部２からのアドレス
情報と、命令実行ｒＡ２からの格納指示情報とにもとず
き、情報格納部３Ａ及びセレクタ４Ａを、外部情報源Ｓ
からの外部情報が情報格納部３Ａに格納され、また、情
報格納部３Ａに格納される外部情報源Ｓからの外部情報
が情報格納部３Ａ及びセレクタ４Ａを通じて命令実行部
２に出力されまたは情報格納部３Ａに格納されている外
部情報がその情報格納部３Δからセレクタ４Ａを通じて
命令実行部２に出力されるように、制御するとともに、
外部情報が情報格納部３Ａに格納されずにセレクタ４Ａ
を通じて命令実行部２に出力されるように、ｆｌｉｌＪ
御する。

また、外部キャッシュメモリＣＢは、内部キャッシュメ
モリＣＡの情報格納部３Ａと同様の情報格納部３Ｂ及び
セレクタ４Ｂと、プロセッサ１の命令実行部２からのア
ドレス情報にもとずぎ上述した命令実行部２からの格納
指示情報と同様の格納指示情報を生成する格納指示情報
生成部６Ｂと、情報格納部３Ｂ及びセレクタ４Ｂに対す
る制御部５Ｂとを有する。

この場合、制御部５Ｂは、プロセッサ１の命令実行部２
からのアドレス情報と、プロセッサ１の命令実行部２か
らの格納指示情報とにもとずぎ、情報格納部３Ｂ及びセ
レクタ４Ｂを、外部情報源Ｓからの外部情報が情報格納
部３Ｂに格納され、また、情報格納部３Ｂに格納される
外部情報源Ｓからの外部情報が情報格納部３Ｂ及びセレ
クタ４Ｂを通じてブロセツ１す１の命令実行部２に出力
されまたは情報格納部３Ｂに格納されている外部情報が
その情報格納部３Ｂからセレクタ４Ｂを通じてプロセッ
サ１の命令実行部２に出力されるように、制御するとと
もに、外部情報が情報格納部３Ｂに格納されずにセレク
タ４Ｂを通じてプロセッサ１の命令実行部２に出力され
るように、制御する。

しかして、例えば電子計算機Ｕ１のプロセッサ１の命令
実行部２が、外部情報源Ｓのあるアドレス（これをＡと
する）（主記憶装置１１、タイマ１２、入出力制ｔＩｌ
装買１３など自体も、アドレスを右するものとする）に
おけるある情報（これを外部情報ｘＡとする）を要求す
る場合、内部キャッシュメモリＣ△の制御部５Ａが、命
令実行部２からの、アドレスＡを表しているアドレス情
報ＡＡと格納指示情報Ｂとを受けることによって、その
制御部５Ａが、情報格納部３Ａ及びセレクタ４Ａを、も
し、情報格納部３Ａに、外部情報ＸＡが予め格納されて
いれば、その外部情報ＸＡが情報格納部３Ａから、セレ
クタ４Ａを通じて、命令実行部２に出力されるように、
制御する。

しかしながら、情報格納部３Ａに外部情報Ｘ八が格納さ
れていなければ、外部キ１／ツシュメモリＣＯが、プロ
セッサ１の命令実行部２からのアドレス情報ＡＡを、プ
ロセッサ１の内部キャッシュメモリＣ△の制御部５Ａを
通じて受け、そのアドレス情報ＸＡにもとずぎ、格納指
示情報生成部６Ｂが、命令実行部２からの格納指示ｆｉ
７１１ｆｉ　Ｂと同様の格納１打示情報８′を生成し、
そして、その格納指示情報Ｂ′とプロセッサ１からのア
ドレス情報ｘＡとを制御部５Ｂが受けることによって、
その＄制御部５Ｂが、情報格納部３Ｂ及びセレクタ４Ｂ
を、もし、情報格納部３Ｂに、外部情報ＸＡが格納され
ていれば、その外部情報ＸＡが情報格納部３Ｂから、セ
レクタ４Ｂを通じ、次でプロセッサ７の内部キャッシュ
メモリＣＡの情報格納部３Ａ及びセレクタ４Δを通じて
命令実行部２に出力されるように、制御する。

しかしながら、プロセッサ１の内部キＡ？ン７ユメモリ
ＣＡの情報格納部３Ａにも、また外部キャッシュメモリ
ＣＢの情報格納部３Ｂにも、外δＩＩ情報ＸＡが格納さ
れていなければ、外部情報源Ｓが、プロセッサ１の命令
実行部２からのアドレス情報Ａｘを、プロセッサ１の内
部キ１１ッシュメモリＣＡの制御部５Ａ１外部キャッシ
ュメモリＣＢの制御部５Ｂ及びアドレスバス８を通じて
受け、これに応じて、外部情報源Ｓからの外部情報ＸＡ
が、データバス９に出力され、そして、その外部情報Ｘ
八が、■外部キ１１ツシュメモリＣＢの情報格納？！Ａ
３Ｂ及びセレクタ４Ｂを通じて、プロセッサ１の内部キ
ャッシュメモリＣΔの情報格納部３Ａに格納され、また
、その情報格納部３Ａから、セレクタ４Ａを通じて、命
令実行部２に出力されるか、■外部キＶツシュメモリＣ
Ｂの情報格納部３Ｂに格納され、また、その情報格納部
３Ｂから、セレクタ４Ｂを通じ、次でプロセッサ１の内
部キャッシュメモリＣ△の情報格納部３八及びセレクタ
４Ａを通じて、命令実行部２に出力されるように、υ制
御する。

以上が、従来提案されている情報処理￥Ａ置の構成であ
る。

このような構成を有する情報処理装置によれば、電子計
１１ＬＪ１及びＵ２のそれぞれにおいて、そのプロセッ
サ１の命令実行部２が要求する外部情報源Ｓにおける外
部情報ＸＡが、プロセッサ１の内部キャッシュメモリＣ
Ａの情報格納部３Ａまたは外部キャッシュメモリＣＢの
情報格納部３Ｂのいずれかに格納されていれば、プロセ
ッサ１の命令実行部２が、外部情報源Ｓに、上述したよ
うにアクセスしなくてもすむので、プロセッナ１におけ
る外部情報ＸＡを用いた情報処理を、プロセッサ１の命
令実行部２が外部情報源Ｓにアクセスする場合に比し高
速で実行させることができる。

なお、このような情報処理装置においては、いま、例え
ば電子計算機Ｕ１のプロセッサ１の内部キャッシュメモ
リＣＡの情報格納部３Ａ。

または外部キせツシュメモリＣＢの情報格納部３Ｂに、
外部情報源ＳにおけるアドレスΔの外部情報ＸＡが格納
されている状態において、外部情報源Ｓにおけるアドレ
スへの外部情報ＸＡが、電子計３ＦｊｓＵ２からの情報
などによって、外部情報ＸＡとは異なる新たな内容を有
するアドレスＡの外部情報ＹＡに変化した場合は、電子
計算機Ｕ１のプロセッサ１の内部キャッシュメモリＣＡ
の情報格納部３Ａ、または外部キャッシュメモリＣＢの
情報格納部３Ｂに格納されている外部情報ＸＡを、無効
化し、次で、プロセッサ１の内部キャッシュメモリＣＡ
の情報格納部３Ａ、または外部キャッシュメモリＣＢの
情報格納部３Ｂに、新たな内容を有する外部ｆｉ’ｉ報
ＹＡを格納し直す必要がある。

このため、従来、上述した情報処理装置において、電子
ｈｌ算機Ｕ１またはＵ２のプロセッサ１の内部キせツシ
ュメモリＣＡの情報格納部３△、または外部キャッシュ
メモリＣＢの情報格納部３Ｂに格納している外部情報に
対応している外部情報源Ｓにおける外部情報の全てまた
は一部（以下、これを、鈴１１１のため、上述した外部
情報ｘＡとする）が、新たな内容を有する外部情報（以
下、これを、同様に簡単のため、上述した外部情報ＹＡ
とする）に変化したことにもとずき、少なくともその新
たな内容を有する外部情報ＹＡを、プロセッサ１の内部
キトツシュメモリＯＡの情報格納部３Ａ、または外部キ
ャッシュメモリＣＢの情報格納部３Ｂに格納するのに先
立ち、プロセッサ１の内部キャッシュメモリＣ△の情報
格納部３Ａ１または外部キャッシュメモリＣＢの情報格
納部３Ｂを、それに格納している外部情報の、少なくと
も新たな内容に変化した内容を有する外部情報ＹＡに対
応している外部情報Ｘ、につぃて、それが無効化するよ
うに、制御する、という情報処理装置のキャッシュメモ
リ制御方式が提案されている。

ところで、その従来提案されている情報処理装置のキせ
ツシュメモリ制御方式は、電極Ｕ１及びＵ２のそれぞれ
のプロセッサ１においては、その内部キャッシュメモリ
ＣＡの制御部５Ａが、命令実行部２からのアドレス情報
ＡＡと無効化指示情報りとを受けることによって、制御
部５Ａが、情報格納部３Ａを、それに新たな内容を右す
る外部情報ＹＡに対応していう外部情報Ｘ八が格納され
ている場合、少なくともその外部情報ＸＡを無効化する
ように制御する。

また、電子計算ａｕｉ及びＵ２のそれぞれにおける外部
キャッシュメモリＣＢにおいては、上述した情報格納部
４Ｂと、セレクタ４Ｂと、格納指示情報生成部６日と、
制御部５Ｂとを有する外、外部情報源Ｓからの外部情報
ＹＡと、プロセッサ１の命令実行部２がらの、内部キト
ッシュメモリＣＡの制御部５Ａを通じ、次で、外部キレ
ッシュメモリＣＢの制御部５Ｂを通じて得られるアドレ
ス情報ＡＡとにもとずき、プロセッサー１の命令実行部
２からの無効化指示情報りと同様の無効化指示情報Ｄ′
を生成する無効化指示情報生成部７Ｂを有し、そして、
制御部５Ｂが、プロセッサ１の命令実行部２からの内部
キャッシュメ［すＣＡの制御部５△を通じて１！７られ
るアドレス情報ＡＡと、）！！（効化指示情報生成部７
Ｂからの無効化指示情報Ｄ′とを受けることによって、
制御部５Ｂが、情報格納部３Ｂを、それに新たな内容を
有する外部情報Ｙ４に対応している外部情報ＸＡが格納
されている場合、少なくともその外部情報ＸＡを無効化
するように制御する。

以上で、従来提案されている情報処理装置が明らかとな
ったが、上述した従来の情報処し！Ｉ！装置において、
プロセッサ１の命令実行部２が、外部情報源Ｓにおける
特定のアドレス（これをＰとする）以外に位置する外部
情報（これを、以下、簡単のため、上述した外部情報ｘ
Ａとする）を要求し、且つその外部情報ｘＡがプロセッ
サ１の内部キャッシュメモリＣＡの情報格納部３Ａ及び
外部キャッシュメモリＣ［３の情報格納部３Ｂのいずれ
にも格納されていないために、その外部情報ＸＡをプロ
セッサ１の内部キャッシュメモリＯＡの情報格納部３Ａ
に格納する場合、上述したように、プロセッサ１の内部
キ１１ッシュメモリＣ△において、その制御部５Ａが、
プロセッサ１の命令実行部２からのアドレス情報ＡＡ及
び格納指示情報Ｂを受ｔプることによって、その情報格
納部３Ａを、外部情報ｇｉＳからの外部情報ＸＡが、情
報格納部３Ａに格納され、且つプロセッサ１の命令実行
部２に出力するように制御し、また、プロセッサ１の命
令実行部２が外部情報源Ｓにおける上述した外部情報Ｘ
、を要求し、且つＩＡｔｇＩ情報ｘＡが、プロセッサ１
の内部キャッシュメモリＣＡの情報格納部３Ａに格納さ
れている場合、上述したＪ：うに、プロセッサ１におい
て、その制御部５Ａが、命令実行部２からのアドレス情
報ＡＡ及び格納指示情報Ｂを受けることによって、情報
格納部３Ａを、それから外部情報ＸＡがブロセッ！Ｊ−
１の命令実行部２に出力するように、ルリ御するが、プ
ロセッサ１が外部情報源Ｓにおける上述した特定のアド
レスＰに位置する外部情報（これを外部情報Ｘ、とする
）を要求し、ｎつその外部情報ＸＰがプロセッサ１の内
部キャッシュメモリＣＡの情報格納部３Ａ及び外部４：
１１ツシユメモリＣＢの情報格納部３Ｂのいずれにも格
納されていない場合、プロセッサ１の内部キャッシュメ
モリＣＡの制御部５Ａ、及び外部キャッシュメモリＣＢ
の制御部５Ｂがそれぞれプロセッサ１の内部キャッシュ
メモリＣＡの情報格納部３Ａ、及び外部キｔ！ツシュメ
モリＣＢの情報格納部３Ｂを、外部情報８ｓからの外部
情報Ｘ、がブロセツ１ノづの内部キャッシュメモリＣＡ
の情報格納部３Ａ及び外部キャッシュメモリＣＢの情報
格納部３Ｂのいずれにも格納されずにプロセッサ１の命
令実行部２に出力させるように、制御することが要求さ
れている。

このため、従来、上述した情報処理装置において、電子
計Ｃ’［ＬｌｌまたはＵ２の命令実行部２が、外部情報
源Ｓにおける上述した特定のアドレスＰに位置する外部
情報Ｘ、を要求する場合、電子計ＲＩＵ１またはＵ２の
プロセッサ１の内部キＶツシュメモリＣＡの制御部５Δ
、及び外部キャッシュメモリＣＢの制御部５Ｂが、それ
ぞれプロセッサ１の内部キャッシュメモリＣＡの情報格
納部３Ａ、及び外部キ９ツシュメモリＣ△の情報格納部
３Ｂを、外部情報×、が、プロセッサ１の内部キャッシ
ュメモリＣＡの情報格納部３Ａ、及び外部キャッシュメ
モリＣＡの情報格納部３Ｂのいずれにも格納されずに、
プロセッサ１の命令実行部２に出力するように、制御す
る情報処理装置のキャッシュメモリ制御方式が提案され
ている。

ところで、その情報処理装置のキャッシュメモリ制御方
式は、プロセッサ１の命令実行部２が、上述した外部情
報Ｘ、を要求する場合、プロセッサ７の内部キレッシュ
メモリＣＡにおいては、制御部５Ａが、プロセッサ１の
命令実行部２からの格納指示情報Ｂを必要に応じて外部
情報Ｘ、のアドレス情？［Ａ、とともに受けることによ
って、情報格納部３Δを、外部情報源Ｓからの外部情報
Ｘ、が情報格納部３Ａに格納されずにプロセッサ１の命
令実行部２に出力するように制御し、外部キャッシュメ
モリＣＢにおいては、制御部５Ｂが、格納指示情報生成
部６Ｂからの格納指示情報Ｂ′を必要に応じてプロセッ
サ１の命令実行部２からのアドレス情報Ａ、とともに受
けることによって、情報格納部３Ｂを、外部情報源Ｓか
らの外部情報Ｘ、が情報格納部３Ｂに格納されずにプロ
セッサ１の命令実行部２に出力するように、制御する。

発明が解決しようとする問題、 しかしながら、上述した情報処理装置のキャッシュメモ
リ制御方式の場合、外部キャッシュメモリＣＢに、格納
指示情報生成部６Ｂを設ける必要があるとともに、その
格納指示情報生成部６Ｂにおいて格納指示情報Ｂ′を生
成さ往るためのプログラムなどを、プロセッサ１の命令
実行部２、外部情報源Ｓなどに、別途必要とする、など
の欠点を有していた。

問題点を解決するための手 よって、上述した欠点のない、新規な情報処理装置の４
；１１ツシュメモリ制御方式を提案せんとするものであ
る。

本発明による情報処理装置のキャッシュメモリ制御方式
は、第２図を伴って上述した従来の情報処理装置のキャ
ッシュメモリ制御方式の場合と同様に、命令実行部と、
内部キャッシュメモリとを右するプロセッサと、そのプ
ロセッサに対して外付の外部キャッシュメモリとを有し
、また、上記プロセッサの内部キャッシュメモリ、及び
上記外部キャッシュメモリのそれぞれが、外部情報源か
らの外部情報を格納する情報格納部と、上記情報格納部
を制御する制御部とを有し、そして、上記プロセッサの
命令実行部が上記外部情報源における特定のアドレス以
外に位置する第１の外部情報を要求し、且つその第１の
外部情報が上記プロセッサの内部キャッシュメモリの情
報格納部及び上記外部キャッシュメモリの情報格納部の
いずれにも格納されていないために、その第１の外部情
報を上記プロセッサの内部キャッシュメモリの情報格納
部に格納する場合、上記ブロレッＶの内部キャッシュメ
モリにおいて、その制御部が、上記プロセッサの命令実
行部からのアドレス情報及び格納指示情報を受けること
によって、上記情報格納部を、上記外部情報源からの第
１の外部情報が、上記情報格納部に格納され、且つ上記
プロセッサの命令実行部に出力するように、制御し、ま
た、上記プロセッサの命令実行部が上記外部情報源にお
ける上記第１の外部情報を要求し、且つその第１の外部
情報が、上記プロセッサの内部キャッシュメモリの情報
格納部に格納されている場合、上記プロセッサにおいて
、その制御部が、命令実行部からのアドレス情報及び格
納指示情報を受けることによって、それから、上記第１
の外部情報が上記プロセッサの命令実行部に出力するよ
うに、制御し、さらに、上記プロセッサの命令実行部が
上記外部情報源における特定のアドレスに位置する第２
の外部情報を要求する場合、上記プロセッサの内部主１
メツシュメモリの制御部が、上記プロセッサの命令実行
部からの格納指示情報を受けることによって、上記プロ
セッサの内部キャッシュメモリの情報格納部を、上記外
部情報源からの第２の外部情報がプロセッサの内部キャ
ッシュメモリの情報格納部に格納されずに上記プロセッ
サ゛の命令実行部に出力するように、制御する。

しかしながら、本発明による情報処理装置のキャッシュ
メモリ！制御方式は、このような情報処理装置のキャッ
シュメモリ制御方式において、上記プロセッサの命令実
行部が特定のアドレスに位置する第２の外部情報を要求
する場合、上記外部キャッシユメモリの制御部が、上記
プロセッサの内部キャッシュメモリの制御部が受けると
同様に、プロセッサの命令実行部からの格納指示ｔ？ｉ
報を受けることによって、上記外部キャッシュメモリの
情報格納部を、上記外部情報源からの第２の外部情報が
上記外部キャッシュメモリの情報格納部に格納されずに
上記プロセッサの命令実行部に出力するにうに、制御ｉ
ｔする。

Ｌ皿二蓋皿 このような本発明による情報処理装置のキャッシュメモ
リ制御方式によれば、第１図で上述した従来の情報処理
装置のキャッシュメモリ制御方式の欠点を伴わないこと
は明らかである。

実施例 次に、第１図を伴って本発明による情報処理装置のキャ
ッシュメモリ制御方式の実施例を述べよう。

第１図において、第２図との対応部分には、同一符号を
付し、詳細説明は省略する。

第１図に示す本発明による情報処理装置のキャッシュメ
モリ制御方式は、次の事項を除いて、第２図で上述した
従来の情報処理装置と同様である。

すなわち、格納指示情報生成部６Ｂが省略され、これに
応じて、プロセッサ１の命令実行部２が上述した特定ア
ドレスＰの無効化指示情報生成部７Ｂが省略され、これ
に応じて、プロセッサ１の命令実行部２が上述した特定
のアドレスＰの外部情ｔＩＦｉＸ、を要求した場合、外
部キャッシュメモリＣＢの制御部５Ｂが、プロセッサ１
のｉｉ制御１！５△が受けると同様に、プロセッサ１の
命令実行部２からのアドレス情報Ａ、と格納指示情１［
３とを受けることによって、情報格納部３Ｂを、外部情
報Ｘ、が情報格納部３Ｂに格納されずに、セレクタ４Ｂ
を通じて、プロセッサ１の命令実行部２に出力されるよ
うに、制御する。

なお、第２図においては、無効化指示情報生成部も省略
され、そして、外部キャッシュメモリの情報格納部３Ｂ
が格納している外部情報に対応している外部情報源Ｓに
おける外部情報の全てまたは一部（それを外部情報ＸＡ
とする）が、新たな内容を有する外部情報ＹＡに変化し
た場合、それにもとずぎ、少なくともその新たな内容を
有する外部情報ＹΔをプロはツサ１の内部キ１Ｆツシュ
メモリＣＡの情報格納部３Δ、または外部キャッシュメ
モリＣＢの情報格納部３Ｂに格納するのに先立ち、外部
キ１！ツシュメモリＣＢの制御部５Ｂが、プロセッサ１
の内部キャッシュメモリＣΔの制御部５Ａが受けると同
様に、プロセッサ１の命令実行部２からの無効化指示情
報りを受けることによって、外部キャッシュメモリの情
報格納部を、それに格納している外部情報の、少なくと
も上）ホした新たな内容を右する外部情報ＹＡに対応し
ている外部情報ＸＡについて、それが無効化するように
、制御するようになされている。

以上が、本発明による情報処理装置のキャッシュメモリ
制御方式の実施例である。

このような本発明による情報処理装置のキャッシュメモ
リ制御方式によれば、作用・効果の欄で上述したと同様
の作用効果が（ηられることは明らかである。

【図面の簡単な説明】

第１図は、本発明による情報処理装置のキャッシュメモ
リ制御方式の実施例を示す系統図である。 第２図は、従来の情報処理装置のキャッシュメモリ制御
方式を示す系統図である。 １・・・・・・・・・・・・・・・プロセッサ２・・・
・・・・・・・・・・・・命令実行部３Ａ、３Ｂ・・・
情報格納部 ４△、４Ｂ・・・セレクタ ５Ａ、５Ｂ・・・制御部 ６Ｂ・・・・・・・・・・・・格納指示情報生成部７Ｂ
・・・・・・・・・・・・無効化情報生成部８・・・・
・・・・・・・・・・・アドレスバス９・・・・・・・
・・・・・・・・データバス１１・・・・・・・・・・
・・・・・主記憶装置１２・・・・・・・・・・・・・
・・タイマ１３・・・・・・・・・・・・・・・入出力
制御装置ＣＡ・・・・・・・・・・・・・・・内部キャ
ッシュメモリＣＢ・・・・・・・・・・・・・・・外部
キャッシュメモリＳ・・・・・・・・・・・・・・・・
・・外部情報源Ｕ１、Ｕ２・・・・・・電子計算機 Ａ・・・・・・・・・・・・・・・・・・アドレスＡＡ
・・・・・・・・・・・・・・・アドレス情報Ｂ、Ｂ’
・・・・・・・・・格納指示情報り、Ｄ’・・・・・・
・・・無効化指示情報×Ａ１ＹＡ・・・・・・外部情報 出願人　　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 命令実行部と、内部キャッシュメモリとを有するプロセ
   ッサと、そのプロセッサに対して外付の外部キャッシュ
   メモリとを有し、 上記プロセッサの内部キャッシユメモリ、及び上記外部
   キャッシュメモリのそれぞれが、外部情報源からの外部
   情報を格納する情報格納部と、上記情報格納部を制御す
   る制御部とを有し上記プロセッサの命令実行部が上記外
   部情報源における特定のアドレス以外に位置する第１の
   外部情報を要求し、且つその第１の外部情報が上記プロ
   セッサの内部キャッシュメモリの情報格納部及び上記外
   部キャッシュメモリの情報格納部のいずれにも格納され
   ていないために、その第１の外部情報を上記プロセッサ
   の内部キャッシュメモリの情報格納部に格納する場合、
   上記プロセッサの内部キャッシュメモリにおいて、その
   制御部が、上記プロセッサの命令実行部からのアドレス
   情報及び格納指示情報を受けることによって、上記情報
   格納部を、上記外部情報源からの第１の外部情報が、上
   記情報格納部に格納され、且つ上記プロセッサの命令実
   行部に出力するように、制御し、 上記プロセッサの命令実行部が上記外部情報源における
   上記第１の外部情報を要求し、且つその第１の外部情報
   が、上記プロセッサの内部キャッシュメモリの情報格納
   部に格納されている場合、上記プロセッサにおいて、そ
   の制御部が、命令実行部からのアドレス情報及び格納指
   示情報を受けることによって、それから、上記第１の外
   部情報が上記プロセッサの命令実行部に出力するように
   、制御し、 上記プロセッサの命令実行部が上記外部情報源における
   特定のアドレスに位置する第２の外部情報を要求する場
   合、上記プロセッサの内部キャッシュメモリの制御部が
   、上記プロセッサの命令実行部からの格納指示情報を受
   けることによって、上記プロセッサの内部キャッシュメ
   モリの情報格納部を、上記外部情報源からの第２の外部
   情報がプロセッサの内部キャッシュメモリの情報格納部
   に格納されずに上記プロセッサの命令実行部に出力する
   ように、制御する情報処理装置のキャッシュメモリ制御
   方式において、 上記プロセッサの命令実行部が特定のアドレスに位置す
   る第２の外部情報を要求する場合、上記外部キャッシュ
   メモリの制御部が、上記プロセッサの内部キャッシュメ
   モリの制御部が受けると同様に、プロセッサの命令実行
   部からの格納指示情報を受けることによつて、上記外部
   キャッシュメモリの情報格納部を、上記外部情報源から
   の第２の外部情報が上記外部キャッシュメモリの情報格
   納部に格納されずに上記プロセッサの命令実行部に出力
   するように、制御することを特徴とする情報処理装置の
   キャッシュメモリ制御方式。