JPS6457647U - - Google Patents
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- Publication number
- JPS6457647U JPS6457647U JP15187387U JP15187387U JPS6457647U JP S6457647 U JPS6457647 U JP S6457647U JP 15187387 U JP15187387 U JP 15187387U JP 15187387 U JP15187387 U JP 15187387U JP S6457647 U JPS6457647 U JP S6457647U
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- type semiconductor
- macro cells
- slice type
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
第1図はトランジスタ素子のゲート幅による配
線長とゲート遅延との関係図、第2図はマクロセ
ルの一種であるANDゲート論理回路図、第3図
は本考案の一実施例を説明するAND回路の平面
構造図、第4図は半導体チツプ上の各種セルの配
置例を示す平面図である。 1a,1b,1c:ゲート電極、2,2′:不
純物領域、3a,3a′,3b,3b′,3c,
3c′:ゲートチヤネル、6:半導体基板。
線長とゲート遅延との関係図、第2図はマクロセ
ルの一種であるANDゲート論理回路図、第3図
は本考案の一実施例を説明するAND回路の平面
構造図、第4図は半導体チツプ上の各種セルの配
置例を示す平面図である。 1a,1b,1c:ゲート電極、2,2′:不
純物領域、3a,3a′,3b,3b′,3c,
3c′:ゲートチヤネル、6:半導体基板。
Claims (1)
- 【実用新案登録請求の範囲】 複数個の半導体素子で構成されたマクロセルが
、アレイ状に配置されるマスタスライス方式の半
導体集積回路において、 前記個々のマクロセルは種々のゲート幅のトラ
ンジスタを備えてなることを特徴とするマスタス
ライス方式の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15187387U JPS6457647U (ja) | 1987-10-02 | 1987-10-02 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15187387U JPS6457647U (ja) | 1987-10-02 | 1987-10-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6457647U true JPS6457647U (ja) | 1989-04-10 |
Family
ID=31426298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15187387U Pending JPS6457647U (ja) | 1987-10-02 | 1987-10-02 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6457647U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-10-02 JP JP15187387U patent/JPS6457647U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
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