JPH0350766A - バイポーラcmosゲートアレイ半導体装置 - Google Patents
バイポーラcmosゲートアレイ半導体装置Info
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- JPH0350766A JPH0350766A JP18670189A JP18670189A JPH0350766A JP H0350766 A JPH0350766 A JP H0350766A JP 18670189 A JP18670189 A JP 18670189A JP 18670189 A JP18670189 A JP 18670189A JP H0350766 A JPH0350766 A JP H0350766A
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- JP
- Japan
- Prior art keywords
- type mosfets
- mosfets
- semiconductor device
- gate array
- type
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 6
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラCMOSゲートアレイ半導体装直に
関し、特に同一基板上にバイポーラトランジスタと相補
型MO3FETを含み、内部基本セルを用いて記憶回路
を形成するバイポーラCMOSゲートアレイ半導体装置
に関する。
関し、特に同一基板上にバイポーラトランジスタと相補
型MO3FETを含み、内部基本セルを用いて記憶回路
を形成するバイポーラCMOSゲートアレイ半導体装置
に関する。
従来、この種のバイポーラCMOSゲートアレイ半導体
装置は、特に高集積高速の記憶回路を構成する事を考慮
していないため、内部回路の論理形成するために使用す
る内部基本セルのトランジスタを利用して記憶回路を形
成していた。
装置は、特に高集積高速の記憶回路を構成する事を考慮
していないため、内部回路の論理形成するために使用す
る内部基本セルのトランジスタを利用して記憶回路を形
成していた。
第6図に従来のバイポーラCMOSゲートアレイ半導体
装置の内部基本セルの一部を示す。
装置の内部基本セルの一部を示す。
上述した従来のバイポーラCMOSゲートアレイ半導体
装置は、内部回路の論理を形成するために使用する内部
基本セルのトランジスタを使って記憶回路を形成する構
成となっているので、配線が長くなるためワード線の容
量が大きくなり、アクセス時間及び消費電力が増大する
という欠点があった。加えて、内部基本セル内に存在す
るバイポーラトランジスタを有効に使っていないため、
レイアウト面積の割には高速性及び集積度が上がらない
という欠点もある。
装置は、内部回路の論理を形成するために使用する内部
基本セルのトランジスタを使って記憶回路を形成する構
成となっているので、配線が長くなるためワード線の容
量が大きくなり、アクセス時間及び消費電力が増大する
という欠点があった。加えて、内部基本セル内に存在す
るバイポーラトランジスタを有効に使っていないため、
レイアウト面積の割には高速性及び集積度が上がらない
という欠点もある。
本発明の目的は、消費電力を低減すると共に高速化及び
集積度の向上をはかることができるバイポーラCMOS
ゲートアレイ半導体装置を提供することにある。
集積度の向上をはかることができるバイポーラCMOS
ゲートアレイ半導体装置を提供することにある。
本発明のバイポーラCMOSゲートアレイ半導体装置は
、同一基板上に、バイポーラトランジスタと、論理回路
を形成するためのP型及びN型の偶数個の第1のMOS
FETと、ゲート幅がこれら第1のMOSFETのゲー
ト幅より狭く記憶回路を形成するための偶数個の第2の
MOSFETとを備えた複数の内部基本セルを有してい
る。
、同一基板上に、バイポーラトランジスタと、論理回路
を形成するためのP型及びN型の偶数個の第1のMOS
FETと、ゲート幅がこれら第1のMOSFETのゲー
ト幅より狭く記憶回路を形成するための偶数個の第2の
MOSFETとを備えた複数の内部基本セルを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例の内部基本セルを示す平
面レイアウト図である。
面レイアウト図である。
P+拡散層1はP型MO8FET11a、11bのソー
ス・ドレインを形成し、N+拡散層2は同様にN型MO
SFET12a、12bのソース・ドレインを形成する
。3はNウェルであり4はPウェルである。
ス・ドレインを形成し、N+拡散層2は同様にN型MO
SFET12a、12bのソース・ドレインを形成する
。3はNウェルであり4はPウェルである。
ここで、論理回路を形成する際には、P型M○5FET
11a、llbとN型MOSFET12a、12b並び
にバイポーラトランジスタ9、抵抗10が使用される。
11a、llbとN型MOSFET12a、12b並び
にバイポーラトランジスタ9、抵抗10が使用される。
13a〜13dは本発明によるN型MOSFETであり
、記憶回路を形成する際、トランスファーゲートとして
使用される。
、記憶回路を形成する際、トランスファーゲートとして
使用される。
第2図及び第3図はこの実施例の内部基本セルを使って
記憶回路を形成したときの回路図である。
記憶回路を形成したときの回路図である。
つまり、この実施例においては、1内部基本セルで、シ
ングルボートスタティックRAM (第2図)及びデュ
アルポートスタティックRAM (第3図)が形成でき
る。
ングルボートスタティックRAM (第2図)及びデュ
アルポートスタティックRAM (第3図)が形成でき
る。
さらに2内部基本セル使用すれば、第4図(a)〜(C
)に示す様な1.1ライト・2リードの3ボートのスタ
ティックRAMも形成できる。この回路では、読出しデ
イジット線28a、28bの駆動にバイポーラトランジ
スタを使用しており、素子の有効活用もでき、しかも高
速化できる。
)に示す様な1.1ライト・2リードの3ボートのスタ
ティックRAMも形成できる。この回路では、読出しデ
イジット線28a、28bの駆動にバイポーラトランジ
スタを使用しており、素子の有効活用もでき、しかも高
速化できる。
この実施例において、MOSFET13a 〜13dが
占める領域は、論理回路を形成する際には配線領域とな
るため、集積度が劣化することはない 第5図は本発明の第2の実施例を示す内部基本セルの平
面レイアウト図である。
占める領域は、論理回路を形成する際には配線領域とな
るため、集積度が劣化することはない 第5図は本発明の第2の実施例を示す内部基本セルの平
面レイアウト図である。
この実施例においては、MOSFET13a〜13dの
ゲート配線(多結晶シリコン層80〜8f)がそれぞれ
独立して形成されているので、更に色々な回路を形成す
ることができる利点がある。
ゲート配線(多結晶シリコン層80〜8f)がそれぞれ
独立して形成されているので、更に色々な回路を形成す
ることができる利点がある。
以上説明したように本発明は、内部基本セル内に、論理
回路形成用の第1のMOSFETのほかに、ゲート幅が
このMOSFETのゲート幅より狭い偶数個の第2のM
OSFETを設けた構成とすることにより、従来より少
ない数の内部基本セルで記憶回路を構成することができ
るので、配線を短かくすることができ、従って消費電力
を低減し、高速化及び集積度の向上をはかることができ
る効果がある。
回路形成用の第1のMOSFETのほかに、ゲート幅が
このMOSFETのゲート幅より狭い偶数個の第2のM
OSFETを設けた構成とすることにより、従来より少
ない数の内部基本セルで記憶回路を構成することができ
るので、配線を短かくすることができ、従って消費電力
を低減し、高速化及び集積度の向上をはかることができ
る効果がある。
第1図は本発明の第1の実施例を示す内部基本セルの平
面レイアウト図、第2図〜第4図はそれぞれ第1図に示
された実施例の内部基本セルを適用して記憶回路を形成
したときの第1〜第3の例を示す回路図、第5図は本発
明の第2の実施例の内部基本セルの平面レイアウト図、
第6図は従来のバイポーラCMOSゲートアレイ半導体
装置の内部基本セルの一例を示す平面レイアウト図であ
る。 1・・・P+拡散層、2・・・N+拡散層、3・・・N
ウェル、4・・・Pウェル、5・・・N+拡散層、6・
・・P拡散層、7a、7b・・・N+拡散層、8a〜8
f・・・多結晶シリコン層、9・・・バイポーラトラン
ジスタ、i o−・・抵抗、11 a、 1 l b
−P型MO3FET、12 a、 12 b−・N型M
OSFET、13a〜13d・・・N型MO8FET、
14・・・ラッチ回路、14a、14b・・・インバー
タ、15a、15b−)ランスファゲート、16.16
a、16b・・・ワード線、17a、17d・・・デイ
ジット線、22・・・リードバッファ、24・・・X方
向ワード線、25・・・Y方向ワード線、26a、26
b・・・読出しワード線、27a、27b・・・書込み
デイジット線、28a、28b・・・読出しワード線。
面レイアウト図、第2図〜第4図はそれぞれ第1図に示
された実施例の内部基本セルを適用して記憶回路を形成
したときの第1〜第3の例を示す回路図、第5図は本発
明の第2の実施例の内部基本セルの平面レイアウト図、
第6図は従来のバイポーラCMOSゲートアレイ半導体
装置の内部基本セルの一例を示す平面レイアウト図であ
る。 1・・・P+拡散層、2・・・N+拡散層、3・・・N
ウェル、4・・・Pウェル、5・・・N+拡散層、6・
・・P拡散層、7a、7b・・・N+拡散層、8a〜8
f・・・多結晶シリコン層、9・・・バイポーラトラン
ジスタ、i o−・・抵抗、11 a、 1 l b
−P型MO3FET、12 a、 12 b−・N型M
OSFET、13a〜13d・・・N型MO8FET、
14・・・ラッチ回路、14a、14b・・・インバー
タ、15a、15b−)ランスファゲート、16.16
a、16b・・・ワード線、17a、17d・・・デイ
ジット線、22・・・リードバッファ、24・・・X方
向ワード線、25・・・Y方向ワード線、26a、26
b・・・読出しワード線、27a、27b・・・書込み
デイジット線、28a、28b・・・読出しワード線。
Claims (1)
- 同一基板上に、バイポーラトランジスタと、論理回路を
形成するためのP型及びN型の偶数個の第1のMOSF
ETと、ゲート幅がこれら第1のMOSFETのゲート
幅より狭く記憶回路を形成するための偶数個の第2のM
OSFETとを備えた複数の内部基本セルを有すること
を特徴とするバイポーラCMOSゲートアレイ半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18670189A JPH0350766A (ja) | 1989-07-18 | 1989-07-18 | バイポーラcmosゲートアレイ半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18670189A JPH0350766A (ja) | 1989-07-18 | 1989-07-18 | バイポーラcmosゲートアレイ半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0350766A true JPH0350766A (ja) | 1991-03-05 |
Family
ID=16193121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18670189A Pending JPH0350766A (ja) | 1989-07-18 | 1989-07-18 | バイポーラcmosゲートアレイ半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0350766A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03250664A (ja) * | 1990-02-28 | 1991-11-08 | Toshiba Corp | ゲートアレイメモリセルを有する半導体記憶回路装置 |
JPH05129565A (ja) * | 1991-11-05 | 1993-05-25 | Mitsubishi Electric Corp | メモリセル回路 |
-
1989
- 1989-07-18 JP JP18670189A patent/JPH0350766A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03250664A (ja) * | 1990-02-28 | 1991-11-08 | Toshiba Corp | ゲートアレイメモリセルを有する半導体記憶回路装置 |
JPH05129565A (ja) * | 1991-11-05 | 1993-05-25 | Mitsubishi Electric Corp | メモリセル回路 |
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