JP2002009176A - Ｓｒａｍセル及びそれを内蔵した半導体集積回路 - Google Patents
Ｓｒａｍセル及びそれを内蔵した半導体集積回路Info
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- JP2002009176A JP2002009176A JP2000186746A JP2000186746A JP2002009176A JP 2002009176 A JP2002009176 A JP 2002009176A JP 2000186746 A JP2000186746 A JP 2000186746A JP 2000186746 A JP2000186746 A JP 2000186746A JP 2002009176 A JP2002009176 A JP 2002009176A
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Abstract
(57)【要約】
【課題】 α線に対して誤動作し難いＳＲＡＭセルを提
供する。さらに、加工が容易で、且つパターンの面積バ
ランスの良いＳＲＡＭセルを提供する。加えて、そのよ
うなＳＲＡＭセルを含む半導体集積回路を提供する。 【解決手段】 第１及び第２のインバータと第１及び第
２のＮチャネルのスイッチングトランジスタを含むＳＲ
ＡＭセルにおいて、第１及び第２のストアノードに、第
１及び第２のＰチャネルのトランジスタを付加する。
供する。さらに、加工が容易で、且つパターンの面積バ
ランスの良いＳＲＡＭセルを提供する。加えて、そのよ
うなＳＲＡＭセルを含む半導体集積回路を提供する。 【解決手段】 第１及び第２のインバータと第１及び第
２のＮチャネルのスイッチングトランジスタを含むＳＲ
ＡＭセルにおいて、第１及び第２のストアノードに、第
１及び第２のＰチャネルのトランジスタを付加する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）セルに関し、さらに、
それを内蔵した半導体集積回路に関する。
ダムアクセスメモリ（ＳＲＡＭ）セルに関し、さらに、
それを内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】通常のＳＲＡＭセルの構成について、図
１５を参照しながら説明する。図１５に示す通り、ＳＲ
ＡＭセル１０は、高電位側の電源電位ＶDDと第１及び第
２のストアノードＮ１、Ｎ２との間にドレイン〜ソース
経路がそれぞれ接続されている第１及び第２のＰチャネ
ルの駆動トランジスタＱＰ１、ＱＰ２と、第１及び第２
のストアノードＮ１、Ｎ２と接地電位との間にドレイン
〜ソース経路がそれぞれ接続されている第１及び第２の
Ｎチャネルの駆動トランジスタＱＮ１、ＱＮ２と、第１
及び第２のストアノードＮ１、Ｎ２と一対のビットライ
ンＢＬ、ＢＬバーとの間にドレイン〜ソース経路がそれ
ぞれ接続されている第１及び第２のスイッチングトラン
ジスタＱＮ３、ＱＮ４とを含んでいる。ここで、トラン
ジスタＱＰ１とＱＮ１は第１のインバータＩＮＶ１を構
成し、トランジスタＱＰ２とＱＮ２は第２のインバータ
ＩＮＶ２を構成している。トランジスタＱＰ１及びＱＮ
１のゲートは、第１のストアノードＮ１に接続され、ト
ランジスタＱＰ２及びＱＮ２のゲートは、第２のストア
ノードＮ２に接続される。また、トランジスタＱＮ３、
ＱＮ４のゲートは、ワードラインＷＬに接続される。図
１６は、図１５の回路を構成するためのレイアウト図で
ある。図１６に示すような半導体集積回路は、概略的に
は次のように作製される。まず、シリコン等の半導体基
板上に素子分離膜を形成する。次に、ゲート絶縁膜を介
してポリシリコン等のゲート電極を形成する。さらに、
ゲート電極の両側の半導体基板内に、ソース／ドレイン
となる不純物拡散領域を形成する。これらにより、トラ
ンジスタが構成される。さらに、トランジスタが形成さ
れた半導体基板上に、層間絶縁膜が形成され、層間絶縁
膜には所定の部分に開口が設けられる。続いて、層間絶
縁膜上に１層目の配線層が設けられ、エッチングにより
配線がパターン形成される。さらに、層間絶縁膜形成〜
開口形成〜２層目の配線層形成〜エッチングを繰り返す
ことにより、所望の回路が形成される。また、図１６の
Ｄ−Ｄ’部分における断面を図１７に示す。ＳＲＡＭセ
ル１０を含む半導体集積回路においては、厚い酸化膜で
ある素子分離膜９０を局所的に形成して、Ｐチャネルト
ランジスタのソース、ドレイン、ゲートを形成するため
の活性化領域５０を画定している。なお、図１６及び図
１７においては、層間絶縁膜は省略されている。
１５を参照しながら説明する。図１５に示す通り、ＳＲ
ＡＭセル１０は、高電位側の電源電位ＶDDと第１及び第
２のストアノードＮ１、Ｎ２との間にドレイン〜ソース
経路がそれぞれ接続されている第１及び第２のＰチャネ
ルの駆動トランジスタＱＰ１、ＱＰ２と、第１及び第２
のストアノードＮ１、Ｎ２と接地電位との間にドレイン
〜ソース経路がそれぞれ接続されている第１及び第２の
Ｎチャネルの駆動トランジスタＱＮ１、ＱＮ２と、第１
及び第２のストアノードＮ１、Ｎ２と一対のビットライ
ンＢＬ、ＢＬバーとの間にドレイン〜ソース経路がそれ
ぞれ接続されている第１及び第２のスイッチングトラン
ジスタＱＮ３、ＱＮ４とを含んでいる。ここで、トラン
ジスタＱＰ１とＱＮ１は第１のインバータＩＮＶ１を構
成し、トランジスタＱＰ２とＱＮ２は第２のインバータ
ＩＮＶ２を構成している。トランジスタＱＰ１及びＱＮ
１のゲートは、第１のストアノードＮ１に接続され、ト
ランジスタＱＰ２及びＱＮ２のゲートは、第２のストア
ノードＮ２に接続される。また、トランジスタＱＮ３、
ＱＮ４のゲートは、ワードラインＷＬに接続される。図
１６は、図１５の回路を構成するためのレイアウト図で
ある。図１６に示すような半導体集積回路は、概略的に
は次のように作製される。まず、シリコン等の半導体基
板上に素子分離膜を形成する。次に、ゲート絶縁膜を介
してポリシリコン等のゲート電極を形成する。さらに、
ゲート電極の両側の半導体基板内に、ソース／ドレイン
となる不純物拡散領域を形成する。これらにより、トラ
ンジスタが構成される。さらに、トランジスタが形成さ
れた半導体基板上に、層間絶縁膜が形成され、層間絶縁
膜には所定の部分に開口が設けられる。続いて、層間絶
縁膜上に１層目の配線層が設けられ、エッチングにより
配線がパターン形成される。さらに、層間絶縁膜形成〜
開口形成〜２層目の配線層形成〜エッチングを繰り返す
ことにより、所望の回路が形成される。また、図１６の
Ｄ−Ｄ’部分における断面を図１７に示す。ＳＲＡＭセ
ル１０を含む半導体集積回路においては、厚い酸化膜で
ある素子分離膜９０を局所的に形成して、Ｐチャネルト
ランジスタのソース、ドレイン、ゲートを形成するため
の活性化領域５０を画定している。なお、図１６及び図
１７においては、層間絶縁膜は省略されている。
【０００３】このようなＳＲＡＭセルは、従来からα線
に対して誤動作し易いという問題があった。α線は自然
に存在する放射線であるが、特にセラミック系のパッケ
ージやモールドからも放射されるため、その対策が必要
とされている。
に対して誤動作し易いという問題があった。α線は自然
に存在する放射線であるが、特にセラミック系のパッケ
ージやモールドからも放射されるため、その対策が必要
とされている。
【０００４】ところで、日本国特許出願公開（特開）平
１１−１９５７１６号公報には、ＣＭＯＳのＳＲＡＭセ
ルにおいて、セルの縦横比を縮小し、且つ接地配線と電
源供給配線の電圧降下を防止するために配線の幅を大き
くする方法が掲載されている。しかしながら、このよう
な方法によっても、α線による誤動作については、依然
として解決されない。
１１−１９５７１６号公報には、ＣＭＯＳのＳＲＡＭセ
ルにおいて、セルの縦横比を縮小し、且つ接地配線と電
源供給配線の電圧降下を防止するために配線の幅を大き
くする方法が掲載されている。しかしながら、このよう
な方法によっても、α線による誤動作については、依然
として解決されない。
【０００５】そこで、上記の点に鑑み、本発明は、α線
に対して誤動作し難いＳＲＡＭセルを提供することを第
１の目的とする。また、本発明は、加工が容易で、且つ
２つのストアノードの面積のバランスが良いＳＲＡＭセ
ルを提供することを第２の目的とする。さらに、本発明
は、そのようなＳＲＡＭセルを含む半導体集積回路を提
供することを第３の目的とする。
に対して誤動作し難いＳＲＡＭセルを提供することを第
１の目的とする。また、本発明は、加工が容易で、且つ
２つのストアノードの面積のバランスが良いＳＲＡＭセ
ルを提供することを第２の目的とする。さらに、本発明
は、そのようなＳＲＡＭセルを含む半導体集積回路を提
供することを第３の目的とする。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係るＳＲＡＭセルは、第１の
ストアノードに出力が接続され、第２のストアノードに
入力が接続された第１のインバータと、第２のストアノ
ードに出力が接続され、第１のストアノードに入力が接
続された第２のインバータと、ワードラインに印加され
た信号に従って第１のストアノードをビットラインに接
続する第１のスイッチ手段と、ワードラインに印加され
た信号に従って第２のストアノードを反転ビットライン
に接続する第２のスイッチ手段と、第１のストアノード
にソース又はドレイン及びゲートが接続された第１の負
荷トランジスタと、第２のストアノードにソース又はド
レイン及びゲートが接続された第２の負荷トランジスタ
とを含む。本発明の第１の観点によれば、α線に対して
誤動作し難いＳＲＡＭセルを提供することができる。
め、本発明の第１の観点に係るＳＲＡＭセルは、第１の
ストアノードに出力が接続され、第２のストアノードに
入力が接続された第１のインバータと、第２のストアノ
ードに出力が接続され、第１のストアノードに入力が接
続された第２のインバータと、ワードラインに印加され
た信号に従って第１のストアノードをビットラインに接
続する第１のスイッチ手段と、ワードラインに印加され
た信号に従って第２のストアノードを反転ビットライン
に接続する第２のスイッチ手段と、第１のストアノード
にソース又はドレイン及びゲートが接続された第１の負
荷トランジスタと、第２のストアノードにソース又はド
レイン及びゲートが接続された第２の負荷トランジスタ
とを含む。本発明の第１の観点によれば、α線に対して
誤動作し難いＳＲＡＭセルを提供することができる。
【０００７】また、本発明の第２の観点に係るＳＲＡＭ
セルは、上記ＳＲＡＭセルに含まれる第１の負荷トラン
ジスタのドレイン又はソースが、該ＳＲＡＭセルの第１
の側に隣接する他のＳＲＡＭセルに含まれる第２の負荷
トランジスタのドレイン又はソースに接続され、上記Ｓ
ＲＡＭセルに含まれる第２の負荷トランジスタのドレイ
ン又はソースが、該ＳＲＡＭセルの第２の側に隣接する
他のＳＲＡＭセルに含まれる第１の負荷トランジスタの
ドレイン又はソースに接続される。
セルは、上記ＳＲＡＭセルに含まれる第１の負荷トラン
ジスタのドレイン又はソースが、該ＳＲＡＭセルの第１
の側に隣接する他のＳＲＡＭセルに含まれる第２の負荷
トランジスタのドレイン又はソースに接続され、上記Ｓ
ＲＡＭセルに含まれる第２の負荷トランジスタのドレイ
ン又はソースが、該ＳＲＡＭセルの第２の側に隣接する
他のＳＲＡＭセルに含まれる第１の負荷トランジスタの
ドレイン又はソースに接続される。
【０００８】本発明の第２の観点によれば、活性化領域
を連続させることにより、活性化領域の加工を簡単に行
うことができる。これにより、パターンを大きくするこ
とができるので、マスクがずれてもトランジスタのサイ
ズが変化し難く、２つのストアノードの動作バランスが
良くなる。従って、より低い電圧で動作するＳＲＡＭセ
ルを提供することができる。
を連続させることにより、活性化領域の加工を簡単に行
うことができる。これにより、パターンを大きくするこ
とができるので、マスクがずれてもトランジスタのサイ
ズが変化し難く、２つのストアノードの動作バランスが
良くなる。従って、より低い電圧で動作するＳＲＡＭセ
ルを提供することができる。
【０００９】さらに、本発明の第３の観点に係るＳＲＡ
Ｍセルは、上記第１及び第２の負荷トランジスタのドレ
イン又はソースが低電位側の電源配線に接続されてい
る。本発明の第３の観点によれば、付加したトランジス
タの電位が明確となり、また、トランジスタ容量も増え
るので、いっそうα線による影響を受けにくいセルを実
現することができる。また、本発明に係る半導体集積回
路は、上記のようなＳＲＡＭセルを具備したものであ
る。
Ｍセルは、上記第１及び第２の負荷トランジスタのドレ
イン又はソースが低電位側の電源配線に接続されてい
る。本発明の第３の観点によれば、付加したトランジス
タの電位が明確となり、また、トランジスタ容量も増え
るので、いっそうα線による影響を受けにくいセルを実
現することができる。また、本発明に係る半導体集積回
路は、上記のようなＳＲＡＭセルを具備したものであ
る。
【００１０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。
【００１１】図１は、本発明の第１の実施形態に係るＳ
ＲＡＭセルを示す回路図である。また、図２は、本発明
の第１の実施形態に係るＳＲＡＭセルを示すレイアウト
図である。さらに、図３は図２のＡ−Ａ’部分における
断面図である。本実施例ではＣＭＯＳのＳＲＡＭセルを
例として説明するが、本発明は一般的なＳＲＡＭセルに
ついて有効なものである。
ＲＡＭセルを示す回路図である。また、図２は、本発明
の第１の実施形態に係るＳＲＡＭセルを示すレイアウト
図である。さらに、図３は図２のＡ−Ａ’部分における
断面図である。本実施例ではＣＭＯＳのＳＲＡＭセルを
例として説明するが、本発明は一般的なＳＲＡＭセルに
ついて有効なものである。
【００１２】図１において、ＳＲＡＭセル１０は、リン
グ接続された第１及び第２のインバータＩＮＶ１、ＩＮ
Ｖ２を含むフリップフロップ回路と、このフリップフロ
ップ回路に接続された第１及び第２のＮチャネルのスイ
ッチングトランジスタＱＮ３、ＱＮ４と、第１及び第２
のストアノードＮ１、Ｎ２に付加された第１及び第２の
ＰチャネルのトランジスタＱＰ３、ＱＰ４を含んでい
る。第１のインバータＩＮＶ１は、Ｐチャネルのトラン
ジスタＱＰ１とＮチャネルのトランジスタＱＮ１を含
み、第２のインバータＩＮＶ２は、Ｐチャネルのトラン
ジスタＱＰ２とＮチャネルのトランジスタＱＮ２を含
む。付加されたトランジスタＱＰ３のソース又はドレイ
ンは、ストアノードＮ１に接続される。また、トランジ
スタＱＰ３のゲートも、ストアノードＮ１に接続され
る。トランジスタＱＰ４も同様に、ストアノードＮ２に
接続される。
グ接続された第１及び第２のインバータＩＮＶ１、ＩＮ
Ｖ２を含むフリップフロップ回路と、このフリップフロ
ップ回路に接続された第１及び第２のＮチャネルのスイ
ッチングトランジスタＱＮ３、ＱＮ４と、第１及び第２
のストアノードＮ１、Ｎ２に付加された第１及び第２の
ＰチャネルのトランジスタＱＰ３、ＱＰ４を含んでい
る。第１のインバータＩＮＶ１は、Ｐチャネルのトラン
ジスタＱＰ１とＮチャネルのトランジスタＱＮ１を含
み、第２のインバータＩＮＶ２は、Ｐチャネルのトラン
ジスタＱＰ２とＮチャネルのトランジスタＱＮ２を含
む。付加されたトランジスタＱＰ３のソース又はドレイ
ンは、ストアノードＮ１に接続される。また、トランジ
スタＱＰ３のゲートも、ストアノードＮ１に接続され
る。トランジスタＱＰ４も同様に、ストアノードＮ２に
接続される。
【００１３】次に、図２を参照すると、図２には、Ｎチ
ャネルトランジスタのソース、ドレイン、ゲートを形成
するための活性化領域４０と、Ｐチャネルトランジスタ
のソース、ドレイン、ゲートを形成するための活性化領
域５０と、ゲート電極（ポリシリコン）と、１層目配線
と、２層目配線とが表されている。ワードラインＷＬは
１層目配線に含まれ、低電位側の電源配線である接地配
線ＧＮＤと、高電位側の電源配線ＶＤＤと、ビットライ
ンＢＬ及び反転ビットラインＢＬバーとは、２層目配線
に含まれる。また、活性化領域４０には、Ｎ型拡散層４
０ａ、４０ｂ、・・・が形成され、これらはＮチャネル
トランジスタのソース又はドレインを形成している。同
様に、活性化領域５０には、Ｐ型拡散層５０ａ、５０
ｂ、・・・が形成され、これらはＰチャネルトランジス
タのソース又はドレインを形成している。
ャネルトランジスタのソース、ドレイン、ゲートを形成
するための活性化領域４０と、Ｐチャネルトランジスタ
のソース、ドレイン、ゲートを形成するための活性化領
域５０と、ゲート電極（ポリシリコン）と、１層目配線
と、２層目配線とが表されている。ワードラインＷＬは
１層目配線に含まれ、低電位側の電源配線である接地配
線ＧＮＤと、高電位側の電源配線ＶＤＤと、ビットライ
ンＢＬ及び反転ビットラインＢＬバーとは、２層目配線
に含まれる。また、活性化領域４０には、Ｎ型拡散層４
０ａ、４０ｂ、・・・が形成され、これらはＮチャネル
トランジスタのソース又はドレインを形成している。同
様に、活性化領域５０には、Ｐ型拡散層５０ａ、５０
ｂ、・・・が形成され、これらはＰチャネルトランジス
タのソース又はドレインを形成している。
【００１４】トランジスタＱＰ３は、Ｐ型拡散層５０ａ
に形成されたトランジスタＱＰ１のドレイン領域との共
有部分、及び、活性化領域の拡張部分２０により形成さ
れる。トランジスタＱＰ３のゲートは、１層目配線に形
成されたストアノードＮ１に接続される。トランジスタ
ＱＰ４も、活性化領域を拡張することにより（拡張部分
２１）、同様に形成される。
に形成されたトランジスタＱＰ１のドレイン領域との共
有部分、及び、活性化領域の拡張部分２０により形成さ
れる。トランジスタＱＰ３のゲートは、１層目配線に形
成されたストアノードＮ１に接続される。トランジスタ
ＱＰ４も、活性化領域を拡張することにより（拡張部分
２１）、同様に形成される。
【００１５】さらに、図３を参照すると、素子分離膜９
０を小さくし、活性化領域５０を拡張部分２１まで延長
することにより、トランジスタＱＰ４が形成されている
ことが分かる。なお、図２及び図３においては、層間絶
縁膜は省略されている。このように、ＣＭＯＳのＳＲＡ
Ｍセルのストアノードにトランジスタ容量を付加するこ
とにより、この容量がα線等の放射により発生するノイ
ズ電荷を吸収するので、α線等に対して誤動作し難くな
る。
０を小さくし、活性化領域５０を拡張部分２１まで延長
することにより、トランジスタＱＰ４が形成されている
ことが分かる。なお、図２及び図３においては、層間絶
縁膜は省略されている。このように、ＣＭＯＳのＳＲＡ
Ｍセルのストアノードにトランジスタ容量を付加するこ
とにより、この容量がα線等の放射により発生するノイ
ズ電荷を吸収するので、α線等に対して誤動作し難くな
る。
【００１６】次に、本発明の第２の実施形態に係るＳＲ
ＡＭセルについて説明する。図４及び図５は、本発明の
第２の実施形態に係るＳＲＡＭセルを示す回路図及びレ
イアウト図である。また、図６は、図５のＢ−Ｂ’部分
における断面を示している。
ＡＭセルについて説明する。図４及び図５は、本発明の
第２の実施形態に係るＳＲＡＭセルを示す回路図及びレ
イアウト図である。また、図６は、図５のＢ−Ｂ’部分
における断面を示している。
【００１７】本実施形態は、第１の実施形態において付
加されたトランジスタＱＰ３、ＱＰ４を、隣り合うセル
に付加されたトランジスタＱＰ４’、ＱＰ３’にそれぞ
れ接続したものである。即ち、図４において、ＳＲＡＭ
セル１０に付加したトランジスタＱＰ３のドレイン又は
ソースを、隣接するＳＲＡＭセル９に付加したトランジ
スタＱＰ４’のドレイン又はソースに接続し、ＳＲＡＭ
セル１０に付加したトランジスタＱＰ４のドレイン又は
ソースを、隣接するＳＲＡＭセル１１に付加したトラン
ジスタＱＰ３’のドレイン又はソースに接続してある。
また、図５を参照すると、活性化領域５０をＳＲＡＭセ
ル９から１１にわたり連続的に矩形に配することによ
り、ＳＲＡＭセル９のトランジスタＱＰ４’とＳＲＡＭ
セル１０のトランジスタＱＰ３を接続し、ＳＲＡＭセル
１０のトランジスタＱＰ４とＳＲＡＭセル１１のトラン
ジスタＱＰ３’を接続することができる。さらに、図６
を参照すると、活性化領域５０を連続させているため、
素子分離膜を形成する必要がないので、パターン形成を
より簡単に行うことができる。なお、図５及び図６にお
いては、層間絶縁膜は省略されている。
加されたトランジスタＱＰ３、ＱＰ４を、隣り合うセル
に付加されたトランジスタＱＰ４’、ＱＰ３’にそれぞ
れ接続したものである。即ち、図４において、ＳＲＡＭ
セル１０に付加したトランジスタＱＰ３のドレイン又は
ソースを、隣接するＳＲＡＭセル９に付加したトランジ
スタＱＰ４’のドレイン又はソースに接続し、ＳＲＡＭ
セル１０に付加したトランジスタＱＰ４のドレイン又は
ソースを、隣接するＳＲＡＭセル１１に付加したトラン
ジスタＱＰ３’のドレイン又はソースに接続してある。
また、図５を参照すると、活性化領域５０をＳＲＡＭセ
ル９から１１にわたり連続的に矩形に配することによ
り、ＳＲＡＭセル９のトランジスタＱＰ４’とＳＲＡＭ
セル１０のトランジスタＱＰ３を接続し、ＳＲＡＭセル
１０のトランジスタＱＰ４とＳＲＡＭセル１１のトラン
ジスタＱＰ３’を接続することができる。さらに、図６
を参照すると、活性化領域５０を連続させているため、
素子分離膜を形成する必要がないので、パターン形成を
より簡単に行うことができる。なお、図５及び図６にお
いては、層間絶縁膜は省略されている。
【００１８】このように、隣り合うＳＲＡＭセルどうし
の付加されたトランジスタを接続することにより、トラ
ンジスタ容量を増しストアノードに耐久性を持たせるこ
とができるばかりでなく、拡散層を連続させることがで
きるので、加工が簡単になり、パターンを大きくするこ
とができる。即ち、多少マスクがずれてもトランジスタ
のサイズが変化しないという効果も得られる。従って、
２つのストアノードの動作バランスが良くなり、より低
い電圧で動作させることができるようになる。
の付加されたトランジスタを接続することにより、トラ
ンジスタ容量を増しストアノードに耐久性を持たせるこ
とができるばかりでなく、拡散層を連続させることがで
きるので、加工が簡単になり、パターンを大きくするこ
とができる。即ち、多少マスクがずれてもトランジスタ
のサイズが変化しないという効果も得られる。従って、
２つのストアノードの動作バランスが良くなり、より低
い電圧で動作させることができるようになる。
【００１９】ここで、本発明の第２の実施形態に係るＳ
ＲＡＭセルを作製するための他のレイアウト例を挙げ
る。図７〜図１１は、いずれも図４の回路図と等価のレ
イアウト図である。以下、図を参照しながらそれぞれの
例について説明する。
ＲＡＭセルを作製するための他のレイアウト例を挙げ
る。図７〜図１１は、いずれも図４の回路図と等価のレ
イアウト図である。以下、図を参照しながらそれぞれの
例について説明する。
【００２０】図７に示すレイアウトは、配線層を３層構
造として、ワードラインＷＬを、１層目以外（この場合
は３層目）に配線した例である。図５においては、ワー
ドラインＷＬはストアノードと共に１層目においてＳ字
型に配線されていたが、図７に示すようにワードライン
ＷＬとストアノードとの配線層を分けたことにより、配
線の形状が簡単になり、配線の幅を太くすることができ
る。従ってパターンの加工が容易になる。
造として、ワードラインＷＬを、１層目以外（この場合
は３層目）に配線した例である。図５においては、ワー
ドラインＷＬはストアノードと共に１層目においてＳ字
型に配線されていたが、図７に示すようにワードライン
ＷＬとストアノードとの配線層を分けたことにより、配
線の形状が簡単になり、配線の幅を太くすることができ
る。従ってパターンの加工が容易になる。
【００２１】図８に示すレイアウトは、上記図７の例と
同様に配線層を３層にして、さらにセル内にＰウェルコ
ンタクトを設けたものである。このように配線すること
により、従来は別に設けていたＰウェルのタップ（接続
端子）の面積を削除することができる。
同様に配線層を３層にして、さらにセル内にＰウェルコ
ンタクトを設けたものである。このように配線すること
により、従来は別に設けていたＰウェルのタップ（接続
端子）の面積を削除することができる。
【００２２】図９に示すレイアウトは、ストアノードＮ
１を形成する１層目配線の形状をＬ字型にして、トラン
ジスタＱＰ３のゲートとストアノードＮ１との接続部
を、トランジスタＱＰ３のゲート上部に配置した例であ
る。ストアノードＮ２を形成する１層目配線も同様の形
状にする。このように配置することにより、接続に必要
な面積を削減することができるため、ＳＲＡＭセルのサ
イズを小さくすることができる。
１を形成する１層目配線の形状をＬ字型にして、トラン
ジスタＱＰ３のゲートとストアノードＮ１との接続部
を、トランジスタＱＰ３のゲート上部に配置した例であ
る。ストアノードＮ２を形成する１層目配線も同様の形
状にする。このように配置することにより、接続に必要
な面積を削減することができるため、ＳＲＡＭセルのサ
イズを小さくすることができる。
【００２３】図１０に示すレイアウトは、ストアノード
Ｎ１及びＮ２の形状を上記図９の例と同様にして、さら
に、隣接する２つの１層目絶縁膜開口を一体化させ（３
１及び３２）、層間の接続端子を共通にした例である。
このように配置することにより、配線面積を縮小するこ
とができる。
Ｎ１及びＮ２の形状を上記図９の例と同様にして、さら
に、隣接する２つの１層目絶縁膜開口を一体化させ（３
１及び３２）、層間の接続端子を共通にした例である。
このように配置することにより、配線面積を縮小するこ
とができる。
【００２４】図１１に示すレイアウトは、２層目配線に
含まれる接地配線ＧＮＤとビットラインＢＬ及び反転ビ
ットラインＢＬバーの配置を入れ替えた例である。即
ち、接地配線ＧＮＤがＳＲＡＭセルの境界へ配置される
ように、２層目配線層のパターンを形成する。このよう
に配置することにより、例えばＳＲＡＭセル１０と１３
のように、隣接するＳＲＡＭセル間で接地配線ＧＮＤを
共有できるため、ＳＲＡＭセルのサイズを小さくするこ
とができる。また、接地配線をセルの境界に配置するこ
とにより、セル間の干渉をなくすことができる。
含まれる接地配線ＧＮＤとビットラインＢＬ及び反転ビ
ットラインＢＬバーの配置を入れ替えた例である。即
ち、接地配線ＧＮＤがＳＲＡＭセルの境界へ配置される
ように、２層目配線層のパターンを形成する。このよう
に配置することにより、例えばＳＲＡＭセル１０と１３
のように、隣接するＳＲＡＭセル間で接地配線ＧＮＤを
共有できるため、ＳＲＡＭセルのサイズを小さくするこ
とができる。また、接地配線をセルの境界に配置するこ
とにより、セル間の干渉をなくすことができる。
【００２５】次に、本発明の第３の実施形態に係るＳＲ
ＡＭセルについて説明する。図１２及び図１３は、本発
明の第３の実施形態に係るＳＲＡＭセルを示す回路図及
びレイアウト図である。また、図１４は図１３のＣ−
Ｃ’部分における断面を示している。本実施形態は、第
１の実施形態において付加されたトランジスタのドレイ
ン又はソースを接地させたものである。即ち、図１２に
おいて、トランジスタＱＰ３、ＱＰ４のソース又はドレ
インは低電位側の電源配線に接続されている。なお、こ
こでは、低電位側の電源は接地電位としている。また、
図１３を参照すると、接地配線ＧＮＤに接続されている
２層目配線８０ｂを、Ｐ型拡散層５０ｃまで拡張するこ
とにより（拡張部分２２）、トランジスタＱＰ３のドレ
イン又はソースを接地させることができる。同様に、接
地配線ＧＮＤに接続されている２層目配線８０ｄを、Ｐ
型拡散層５０ｄまで拡張することにより（拡張部分２
３）、トランジスタＱＰ４を接地させることができる。
また、図１４においても同様に、第２層目配線の拡張部
分２３により、トランジスタＱＰ４が接地されているこ
とがわかる。なお、図１３及び図１４においては、層間
絶縁膜は省略されている。
ＡＭセルについて説明する。図１２及び図１３は、本発
明の第３の実施形態に係るＳＲＡＭセルを示す回路図及
びレイアウト図である。また、図１４は図１３のＣ−
Ｃ’部分における断面を示している。本実施形態は、第
１の実施形態において付加されたトランジスタのドレイ
ン又はソースを接地させたものである。即ち、図１２に
おいて、トランジスタＱＰ３、ＱＰ４のソース又はドレ
インは低電位側の電源配線に接続されている。なお、こ
こでは、低電位側の電源は接地電位としている。また、
図１３を参照すると、接地配線ＧＮＤに接続されている
２層目配線８０ｂを、Ｐ型拡散層５０ｃまで拡張するこ
とにより（拡張部分２２）、トランジスタＱＰ３のドレ
イン又はソースを接地させることができる。同様に、接
地配線ＧＮＤに接続されている２層目配線８０ｄを、Ｐ
型拡散層５０ｄまで拡張することにより（拡張部分２
３）、トランジスタＱＰ４を接地させることができる。
また、図１４においても同様に、第２層目配線の拡張部
分２３により、トランジスタＱＰ４が接地されているこ
とがわかる。なお、図１３及び図１４においては、層間
絶縁膜は省略されている。
【００２６】このように、付加されたトランジスタのド
レイン又はソースを接地することにより、ドレイン又は
ソースの電位が明確になると共に、先の実施形態と比較
してトランジスタ容量を増すことができる。また、隣接
するセル間で共通のパターンとなるため、レイアウトが
容易となる。
レイン又はソースを接地することにより、ドレイン又は
ソースの電位が明確になると共に、先の実施形態と比較
してトランジスタ容量を増すことができる。また、隣接
するセル間で共通のパターンとなるため、レイアウトが
容易となる。
【００２７】
【発明の効果】以上述べた様に、本発明によれば、半導
体集積回路において、α線に対して誤動作し難いＳＲＡ
Ｍセルを実現することができる。また、活性化領域を連
続にした場合には、加工を簡単に行うことができるの
で、パターンを大きくすることができる。従って、マス
クがずれてもトランジスタのサイズが変化し難い。さら
に、２つのストアノードの動作バランスを良くすること
ができ、より低い電圧で動作させることができる。加え
て、ストアノードと低電位側の電源配線との間にＰチャ
ネルトランジスタを付加することにより、トランジスタ
の電位が明確となり、また、容量も増すので、いっそう
α線による影響を受けにくいセルとなる。さらに、この
ようなＳＲＡＭセルを具備する半導体集積回路を実現す
ることができる。
体集積回路において、α線に対して誤動作し難いＳＲＡ
Ｍセルを実現することができる。また、活性化領域を連
続にした場合には、加工を簡単に行うことができるの
で、パターンを大きくすることができる。従って、マス
クがずれてもトランジスタのサイズが変化し難い。さら
に、２つのストアノードの動作バランスを良くすること
ができ、より低い電圧で動作させることができる。加え
て、ストアノードと低電位側の電源配線との間にＰチャ
ネルトランジスタを付加することにより、トランジスタ
の電位が明確となり、また、容量も増すので、いっそう
α線による影響を受けにくいセルとなる。さらに、この
ようなＳＲＡＭセルを具備する半導体集積回路を実現す
ることができる。
【図１】本発明の第１の実施形態に係る半導体集積回路
の一部を示す回路図である。
の一部を示す回路図である。
【図２】本発明の第１の実施形態に係る半導体集積回路
の一部を示すレイアウト図である。
の一部を示すレイアウト図である。
【図３】図２のＡ−Ａ’部分における断面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路
の一部を示す回路図である。
の一部を示す回路図である。
【図５】本発明の第２の実施形態に係る半導体集積回路
の一部を示すレイアウト図である。
の一部を示すレイアウト図である。
【図６】図５のＢ−Ｂ’部分における断面図である。
【図７】本発明の第２の実施形態に係る半導体集積回路
の一部を示すレイアウト図である。
の一部を示すレイアウト図である。
【図８】本発明の第２の実施形態に係る半導体集積回路
の一部を示すレイアウト図である。
の一部を示すレイアウト図である。
【図９】本発明の第２の実施形態に係る半導体集積回路
の一部を示すレイアウト図である。
の一部を示すレイアウト図である。
【図１０】本発明の第２の実施形態に係る半導体集積回
路の一部を示すレイアウト図である。
路の一部を示すレイアウト図である。
【図１１】本発明の第２の実施形態に係る半導体集積回
路の一部を示すレイアウト図である。
路の一部を示すレイアウト図である。
【図１２】本発明の第３の実施形態に係る半導体集積回
路の一部を示す回路図である。
路の一部を示す回路図である。
【図１３】本発明の第３の実施形態に係る半導体集積回
路の一部を示すレイアウト図である。
路の一部を示すレイアウト図である。
【図１４】図１３のＣ−Ｃ’部分における断面図であ
る。
る。
【図１５】従来のＳＲＡＭセルを示す回路図である。
【図１６】従来のＳＲＡＭセルを示すレイアウト図であ
る。
る。
【図１７】図１６のＤ−Ｄ’部分における断面図であ
る。
る。
９、１０、１１ ＳＲＡＭセル ２０、２１、２２、２３ 拡張部分 ３１、３２ 絶縁膜開口 ４０ Ｎチャネルトランジスタを形成する活性化領域 ４０ａ、４０ｂ、・・・ Ｎ型拡散層 ５０ Ｐチャネルトランジスタを形成する活性化領域 ５０ａ、５０ｂ、・・・ Ｐ型拡散層 ８０ａ、８０ｂ、・・・ ２層目配線 ９０ 素子分離膜 ＱＮ１〜ＱＮ４ Ｎチャネルトランジスタ ＱＰ１〜ＱＰ４ Ｐチャネルトランジスタ Ｎ１、Ｎ２ ストアノード ＩＮＶ１、ＩＮＶ２ インバータ ＶＤＤ 高電位側の電源配線 ＧＮＤ 接地配線
Claims (8)
- 【請求項１】 第１のストアノードに出力が接続され、
第２のストアノードに入力が接続された第１のインバー
タと、 第２のストアノードに出力が接続され、第１のストアノ
ードに入力が接続された第２のインバータと、 ワードラインに印加された信号に従って第１のストアノ
ードをビットラインに接続する第１のスイッチ手段と、 ワードラインに印加された信号に従って第２のストアノ
ードを反転ビットラインに接続する第２のスイッチ手段
と、 第１のストアノードにソース又はドレイン及びゲートが
接続された第１の負荷トランジスタと、 第２のストアノードにソース又はドレイン及びゲートが
接続された第２の負荷トランジスタと、を含むＳＲＡＭ
セル。 - 【請求項２】 前記第１及び第２の負荷トランジスタが
Ｐチャネルトランジスタであることを特徴とする請求項
１記載のＳＲＡＭセル。 - 【請求項３】前記ＳＲＡＭセルに含まれる前記第１の負
荷トランジスタのドレイン又はソースが、前記ＳＲＡＭ
セルの第１の側に隣接する他のＳＲＡＭセルに含まれる
第２の負荷トランジスタのドレイン又はソースに接続さ
れ、前記ＳＲＡＭセルに含まれる前記第２の負荷トラン
ジスタのドレイン又はソースが、前記ＳＲＡＭセルの第
２の側に隣接する他のＳＲＡＭセルに含まれる第１の負
荷トランジスタのドレイン又はソースに接続されている
ことを特徴とする請求項１又は２記載のＳＲＡＭセル。 - 【請求項４】 前記第１及び第２の負荷トランジスタの
ドレイン又はソースが低電位側の電源配線に接続されて
いることを特徴とする請求項１又は２記載のＳＲＡＭセ
ル。 - 【請求項５】 第１のストアノードに出力が接続され、
第２のストアノードに入力が接続された第１のインバー
タと、 第２のストアノードに出力が接続され、第１のストアノ
ードに入力が接続された第２のインバータと、 ワードラインに印加された信号に従って第１のストアノ
ードをビットラインに接続する第１のスイッチ手段と、 ワードラインに印加された信号に従って第２のストアノ
ードを反転ビットラインに接続する第２のスイッチ手段
と、 前記インバータの出力が接続されたゲート電極を有し、
各々のインバータを構成するＰチャネルトランジスタが
形成される１つの活性化領域を前記ゲート電極の下部ま
で延長することにより形成されたＰチャネルの負荷トラ
ンジスタと、を含むＳＲＡＭセル。 - 【請求項６】 前記延長された活性化領域が、複数のゲ
ート電極に対して垂直な方向において複数のＳＲＡＭセ
ルにわたり連続的に配置されていることを特徴とする請
求項５記載のＳＲＡＭセル。 - 【請求項７】 前記ＳＲＡＭセルの低電位側の電源配線
を前記活性化領域の延長された部分まで延長して接続し
たことを特徴とする請求項５記載のＳＲＡＭセル。 - 【請求項８】 請求項１〜７のいずれか１項記載のＳＲ
ＡＭセルを具備する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186746A JP2002009176A (ja) | 2000-06-21 | 2000-06-21 | Ｓｒａｍセル及びそれを内蔵した半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186746A JP2002009176A (ja) | 2000-06-21 | 2000-06-21 | Ｓｒａｍセル及びそれを内蔵した半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009176A true JP2002009176A (ja) | 2002-01-11 |
Family
ID=18686853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000186746A Withdrawn JP2002009176A (ja) | 2000-06-21 | 2000-06-21 | Ｓｒａｍセル及びそれを内蔵した半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009176A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200520A (ja) * | 2005-12-28 | 2007-08-09 | Sony Corp | 半導体メモリデバイス |
| JP2009059936A (ja) * | 2007-08-31 | 2009-03-19 | Renesas Technology Corp | 半導体装置 |
| JP2011515826A (ja) * | 2007-11-08 | 2011-05-19 | イセラ・インコーポレーテッド | メモリ・セル |
| KR101445033B1 (ko) * | 2012-11-30 | 2014-09-26 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ를 포함하는 ＳＲＡＭ 셀 |
| JP2016517168A (ja) * | 2013-03-15 | 2016-06-09 | インテル・コーポレーション | デュアルポートスタティックランダムアクセスメモリ（ｓｒａｍ） |
-
2000
- 2000-06-21 JP JP2000186746A patent/JP2002009176A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200520A (ja) * | 2005-12-28 | 2007-08-09 | Sony Corp | 半導体メモリデバイス |
| US9830975B2 (en) | 2007-08-31 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US8467214B2 (en) | 2007-08-31 | 2013-06-18 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US8867253B2 (en) | 2007-08-31 | 2014-10-21 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US9378773B2 (en) | 2007-08-31 | 2016-06-28 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US9672872B2 (en) | 2007-08-31 | 2017-06-06 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| JP2009059936A (ja) * | 2007-08-31 | 2009-03-19 | Renesas Technology Corp | 半導体装置 |
| US10224095B2 (en) | 2007-08-31 | 2019-03-05 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US10566047B2 (en) | 2007-08-31 | 2020-02-18 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| JP2011515826A (ja) * | 2007-11-08 | 2011-05-19 | イセラ・インコーポレーテッド | メモリ・セル |
| KR101445033B1 (ko) * | 2012-11-30 | 2014-09-26 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ를 포함하는 ＳＲＡＭ 셀 |
| JP2016517168A (ja) * | 2013-03-15 | 2016-06-09 | インテル・コーポレーション | デュアルポートスタティックランダムアクセスメモリ（ｓｒａｍ） |
| GB2527431B (en) * | 2013-03-15 | 2020-04-08 | Intel Corp | Dual-Port static random access memory (SRAM) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20061113 |