JPH02307123A - 計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機に関し、特に命令用キャッシュメモリを
有する計算機に関する。

〔従来の技術〕

従来の、命令用キャッシュメモリを有する計算機では、
読み込むべき命令のある有効なアドレスを得た後、次の
いずれかの方式で命令を読み込んでいた。

すなわち、第１の方式は、まず命令用キャッシュメモリ
をアクセスし、ヒツトすればそのデータを読み込み、ヒ
ツトしなければ外部バスを経由して外部のメモリを読み
込む。第３図は、この動作のミスヒツトした場合のタイ
ミングチャート、第５図は従来の技術による命令用キャ
ッシュメモリの構成を示すブロック図である。

ＣＰＵ有効な命令読み込みアドレス９が出力されると、
命令用キャッシュメモリ１はそのメモリアクセスがヒツ
トすればヒツト信号１０が出力される。これがミスヒツ
トであった場合、制御回路６は外部メモリをアクセスす
るために外部バス要求信号１１を出力する。すると、バ
ス調停回路７が外部バス使用許可信号１２を出力すると
、制御回路６はバッファ駆動信号１３を出力し、アドレ
スを外部アドレスバス３に出力し、外部メモリ２の内容
が外部データバス１４として読み出される。

このとき、制御回路６から配線１５を経由して供給され
るマルチプレクサ切換のための信号により、外部データ
バス１４の信号は配線１９を経由してＣＰＵへ出力され
る。

第二の方式は、命令用キャッシュメモリをアクセスする
のと同時に、外部バスを経由して外部メモリもアクセス
し、キャッシュメモリがヒツトした時にはキャッシュメ
モリのデータを読み込み、ミスヒツトした時には外部メ
モリのデータを読み込む、第４図は、この動作のタイミ
ングチャートである。以下第５図と併せて説明する。

ＣＰＵ有効な命令読み込みアドレスが配線９に出力され
ると、これが命令用キャッシュメモリ１にヒツトするか
どうかに関係なく（すなわちヒツト信号１０の状態に関
係なく）、制御回路６は外部バス要求信号１１を出力す
る。すると、バス調停回路７が外部バス使用許可信号１
２を出力すると、制御回路６はバッファ駆動信号１３を
出力し、アドレスを外部アドレスバス３に出力し、外部
メモリ２の内容が外部データバス１４として読み出され
る。この場合も、制御回路６から配線１５を経由して供
給されるマルチプレクサ切換のための信号により、外部
データバス１４の信号は配線１９を経由してＣＰＵへ出
力する。

〔発明が解決しようとする課題〕

上述した、命令用キャッシュを有する計算機では、第一
の方式のものではキャッシュにヒツトした場合外部バス
を使用しないと言う利点を有するが、ミスヒツトした場
合には、命令用キャッシュをアスセスした後に外部メモ
リをアクセスするのでデータを得るまでに時間がかかる
と言う欠点を有する。また、第二の方式のものでは、最
初から外部メモリをアクセスにいくので、ミスヒツトし
た場合でも外部メモリのアクセスに余計な時間を必要と
しないと言う利点を有するが、常に外部バスを使用する
と言う欠点を有する。外部バスは命令の読み込み以外に
も使用するので、無駄な外部アクセスの使用は性能の低
下を招くようになる。

上述した従来の命令用キャッシュを有する計算機に対し
て、本発明の計算機では第一の方式と第二の方式との両
方の方式が利用可能で、場合に応じてそれらを使い分け
るという相違点を有する。

〔課題を解決するための手段〕

本発明の計算機は、外部のバスを経由してアクセス可能
な外部メモリと、外部のバスを使用せずにアクセスでき
る命令用キャッシュメモリとを有する計算機において、 命令用キャッシュメモリをアクセスし、ミスヒツトした
時のみ外部バスを経由して外部メモリをアクセスする第
１の命令読み込み機能と、命令用キャッシュメモリと外
部メモリとを同時にアクセスし、命令用キャッシュメモ
リがヒツトした時はキャッシュメモリの値を、ヒツトし
なかった時には外部メモリの値を使用する第２の命令読
み込み機能と、 命令用キャッシュメモリの過去のヒツトの履歴から命令
用キャッシュメモリのヒツト／ミスヒツトを予測する予
測機能と、 ヒツトと予測した時には上記第１の命令読み込み機能を
使用して命令を読み込み、ミスヒツトと予測した時には
上記第２の命令読み込み機能を使用して命令を読み込む
第３の命令読み込み機能を有して構成される。

〔実施例〕 第１図は本発明の第１の実施例の命令用キャッシュメモ
リの構成を説明する図である。この実施例では、説明を
簡単にするためにキャッシュメモリに対する書込み動作
に関する部分は省いである。

命令用キャッシュメモリ１は命令読み込み用アドレス信
号９を入力しヒツトすれば、データを配線１６に出力し
、ヒツト信号１０を出力する。トライステートバッファ
５は、バッファ駆動信号１３がアクティブである時に命
令読み込みアドレス信号を外部アドレスバス３に出力す
る。外部バスは外部アドレスバス３と外部データバス１
４とからなる。外部バスは、トライステートバッファ５
以外の物ともつながれているかもしれないので、使用す
る前に外部バスの確保を行なわなければならないやそれ
を行なうのがバス調停回路７である。

制御回路６が外部バスの使用を要求するなめに外部バス
要求信号１１をアクティブにすると、バス調停回路７は
他からの要求や使用状況とあらかじめ決められている優
先順位に基づいて、外部バス使用許可信号１２が出力さ
れる６図を分りやすくするために、バス調停回路７が他
からの要求や使用状況を知るための構成は、第１図には
かかれていない。

そして、外部メモリ２は外部アドレスバス３で指定され
るアドレスにデータの書込み、あるいは読みだしを行な
う、読みだされたデータは外部データバス１４を経由し
てマルチプレクサ８に入力される。マルチプレクサ８は
、制御回路６が配線１５を経由して出力するマルチプレ
クサ切換のための信号によって配線１６か外部データバ
ス１４のいづれかを配線１９を経由してＣＰＵへ出力す
る。キャツシュヒツト予測回路２０は命令読み込みアド
レスとヒツト信号との履歴から、命令キャッシュがヒツ
トするかどうかを予測しこの結果を制御回路６に出力す
る。

本実施例では、命令用キャッシュメモリへの書込みは、
ミスヒツトしたデータのみで先読み（キャッシュメモリ
がＣＰＵの動作を予測し、読み込み要求が出ていないデ
ータを前もって読み込んでおくこと）は行なわないもの
とする。

このような状況で命令キャッシュがヒツトするのは、プ
ログラムがループにかかった場合が多いと考えられる。

ここでキャッシュのヒツト予測のアルゴリズムとして次
のものを使用する。ある命令読み込みのアクセスで、命
令用キャッシュがヒツトすれば、次の命令読み込みアク
セスでキャッシュはヒツトするであろうと予測し、ミス
ヒツトすれば、次もミスヒツトするであろうと予測する
。

この時、本実施例の動作は次のようになる。前回のアク
セスの結果によって、今回のアクセスがヒツトするであ
ろうと予測した場合には、まず命令用キャッシュメモリ
１のみアクセスし、それがミスヒツトした時のみバス調
停回路７に外部バス使用要求信号を出力し、外部アドレ
スバス３にアドレスを出力し外部メモリをアクセスする
。すなわち、第３図に示す動作をする。ミスヒツトする
であろうと予測した時には、命令用キャッシュメモリ１
をアクセスすると同時にバス調停回路７に外部バス使用
要求信号を出力し、外部アドレスバス３にアドレスを出
力して外部メモリをアクセスする。命令用キャッシュメ
モリ１がヒツトすればキャッシュメモリのデータをＣＰ
Ｕに送るとともに、外部メモリのアクセスを中断する。

キャッシュメモリがミスヒツトすれば外部メモリのデー
タをＣＰＵに送る、すなわち、第４図に示す動作をする
。

第２図は、本発明の第２の実施例の命令用キャッシュメ
モリの構成を説明する図である。

第１図に示した第１の実施例との相違点のみ説明する。

その内容は、命令用キャッシュメモリとマルチプレクサ
をつなぐ配線１８と外部データバス１７が４ワードの幅
を持っており、ミスヒツト時のキャッシュメモリへの書
込みが４ワ一ド単位に行なわれる。ここで、ｌワードの
幅とはＣＰＵにデータを送る配線１９の幅のことである
。この構成ではミスヒツトが起きてキャッシュメモリへ
の書込みが行なわれると、その直後の同じ４ワードのブ
ロックく以下ブロックと記す）に対する読みだしはヒツ
トするので、キャツシュヒツト予測回路２０のアルゴリ
ズムは次のようにする。前回のアクセスと同じブロック
をアクセスした場合にはヒツトすると予測する。異なる
ブロックのアクセスである時には、前回のブロックがキ
ャッシュにヒツトした時にはヒツトすると、ミスヒツト
であった時にはミスヒツトすると予測する。これ以外の
動作は第１の実施例と同じである。

〔発明の効果〕

以上説明したように本発明は、外部メモリのアクセスの
命令用キャッシュのアクセスと同時あるいは命令用キャ
ッシュメモリがミスヒツトした時のいずれかを選択でき
るようにし、ヒツトする確率が高い時には命令用キャッ
シュメモリのアクセス後、ミスヒツトだった時だけ外部
メモリをアクセスし、ミスヒツトする確率が高い時には
、命令用キャッシュメモリのアクセスと同時に外部メモ
リもアクセスすることによって、命令用キャッシュメモ
リがミスヒツトした時でも、外部メモリのデータを読み
込むのにかかる余計な時間が少なく、かつ不必要な外部
バスの使用が少ない計算機を構成できるという効果があ
る。

図面の簡単な説明 第１図は本発明の第１の実施例の構成を示すブロック図
、第２図は第２の実施例の構成を示すブロック図、第３
図は命令用キャッシュのミスヒツトしたのち外部メモリ
をアクセスする動作のタイミングチャート、第４図は命
令用キャッシュメモリがキャッシュメモリアクセスと同
時に外部メモリをアクセスしに行く動作のタイミングチ
ャート、第５図は従来の技術による命令用キャッシュメ
モリの構成を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 外部のバスを経由してアクセス可能な外部メモリと、外
   部のバスを使用せずにアクセスできる命令用キャッシュ
   メモリとを有する計算機において、 命令用キャッシュメモリをアクセスし、ミスヒットした
   時のみ外部バスを経由して外部メモリをアクセスする第
   １の命令読み込み機能と、 命令用キャッシュメモリと外部メモリとを同時にアクセ
   スし、命令用キャッシュメモリがヒットした時はキャッ
   シュメモリの値を、ヒットしなかった時には外部メモリ
   の値を使用する第２の命令読み込み機能と、 命令用キャッシュメモリの過去のヒットの履歴から命令
   用キャッシュメモリのヒット／ミスヒットを予測する予
   測機能と、 ヒットと予測した時には上記第１の命令読み込み機能を
   使用して命令を読み込み、ミスヒットと予測した時には
   上記第２の命令読み込み機能を使用して命令を読み込む
   第３の命令読み込み機能を有して成ることを特徴とする
   計算機。