JPS63262740A - キヤツシユメモリ制御装置 - Google Patents
キヤツシユメモリ制御装置Info
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- JPS63262740A JPS63262740A JP62097210A JP9721087A JPS63262740A JP S63262740 A JPS63262740 A JP S63262740A JP 62097210 A JP62097210 A JP 62097210A JP 9721087 A JP9721087 A JP 9721087A JP S63262740 A JPS63262740 A JP S63262740A
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- memory
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- 238000013507 mapping Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、コンピュータシステム等で用いられるキャ
ッシュメモリ制御装置に関するものである。
ッシュメモリ制御装置に関するものである。
［従来の技術］
高速のプロセッサを低速の主メモリカ＼ら切り離すため
に、小容量の高速ローカルバッファ、即ち、キャッシュ
メモリが用いられている。このキャッシュメモリは主メ
モリ内の使用頻度の高いデータ、あるいは最後に使用さ
れたデータ等を格納しておき、プロセッサがメモリアク
セスする際に、必要なデータがこのキャッシュメモリ内
にあれば、時間のかかる主メモリへのアクセスが不要と
なってシステムの性能が向上する。
に、小容量の高速ローカルバッファ、即ち、キャッシュ
メモリが用いられている。このキャッシュメモリは主メ
モリ内の使用頻度の高いデータ、あるいは最後に使用さ
れたデータ等を格納しておき、プロセッサがメモリアク
セスする際に、必要なデータがこのキャッシュメモリ内
にあれば、時間のかかる主メモリへのアクセスが不要と
なってシステムの性能が向上する。
第２図は例えば日経エレクトロニクスＮ ｏ、 ３８６
（１９８６年１月１３日 日経マグロウヒル社発行）の
第１８３〜２０８頁に掲載された「外部キャッシュを付
は加え、３２ビツト・マイクロプロセサＭＣ６８０２０
の性能を最大限に引き出す」に示されたメモリシステム
を示す構成図である。図において、１はプロセッサ、２
は主メモリ、３はこのプロセッサ１と主メモリ２との間
に配されたシステムバスであり、４はキャッシュメモリ
、５はこのキャッシュメモリ４を制御するキャッシュメ
モリ制御装置、６はセレクタである。また、７はプロセ
ッサｌからキャッシュメモリ制御装置５とセレクタ６へ
送られるプロセッサアドレス信号、８はキャッシュメモ
リ制御装置５からでレクタ６へ送られるブロック転送ア
ドレス信号、９はプロセッサアドレス信号７．ブロック
転送アドレスのいずれか一方がセレクタ６によって切り
換えられ、システムバス３を介して主メモリ２へ出力さ
れるソステムアドレス信号、１０はキャッンユメモリ制
御装置５からキャッシュメモリ４へ送られるキャッンユ
コントロール信号、１１はプロセッサ１、主メモリ２、
及びキャッシュメモリ４の間で授受されるデータ信号で
ある。
（１９８６年１月１３日 日経マグロウヒル社発行）の
第１８３〜２０８頁に掲載された「外部キャッシュを付
は加え、３２ビツト・マイクロプロセサＭＣ６８０２０
の性能を最大限に引き出す」に示されたメモリシステム
を示す構成図である。図において、１はプロセッサ、２
は主メモリ、３はこのプロセッサ１と主メモリ２との間
に配されたシステムバスであり、４はキャッシュメモリ
、５はこのキャッシュメモリ４を制御するキャッシュメ
モリ制御装置、６はセレクタである。また、７はプロセ
ッサｌからキャッシュメモリ制御装置５とセレクタ６へ
送られるプロセッサアドレス信号、８はキャッシュメモ
リ制御装置５からでレクタ６へ送られるブロック転送ア
ドレス信号、９はプロセッサアドレス信号７．ブロック
転送アドレスのいずれか一方がセレクタ６によって切り
換えられ、システムバス３を介して主メモリ２へ出力さ
れるソステムアドレス信号、１０はキャッンユメモリ制
御装置５からキャッシュメモリ４へ送られるキャッンユ
コントロール信号、１１はプロセッサ１、主メモリ２、
及びキャッシュメモリ４の間で授受されるデータ信号で
ある。
また、第３図は従来のキャッシュメモリ制御装置５の構
成を示すブロック図であり、アドレス幅３２ビツト、デ
ータ幅３２ビツト、キャッシュ容ｆｆ１６４にバイト、
ブロック転送サイズ６４バイトの直接マツピングキャッ
シュ形式のマツピングメモリ制御装置が例示されている
。図において、７゜８は第２図のそれらと同一のプロセ
ッサアドレス信号及びブロック転送アドレス信号である
。また、１３はタグメモリ、Ｉ４はタグ比較器、１５は
４ビツトカウンタであり、１６はタグメモリ■３に与え
られるタグアドレス、１７はそのタグメモリＩ２から出
力されるタグデータ、１８はこのタグデータ１７とプロ
セッサアドレス信号７の上位１６ビツトの比較結果とし
てタグ比較器１４より出力されるヒツト／ミス信号であ
る。また、ブロック転送アドレス信号８はプロセッサア
ドレス信号７の上位２６ビツトの下位に４ビツトカウン
タ１５の出力４ビツトを付加した３０ビツトにて形成さ
れる。
成を示すブロック図であり、アドレス幅３２ビツト、デ
ータ幅３２ビツト、キャッシュ容ｆｆ１６４にバイト、
ブロック転送サイズ６４バイトの直接マツピングキャッ
シュ形式のマツピングメモリ制御装置が例示されている
。図において、７゜８は第２図のそれらと同一のプロセ
ッサアドレス信号及びブロック転送アドレス信号である
。また、１３はタグメモリ、Ｉ４はタグ比較器、１５は
４ビツトカウンタであり、１６はタグメモリ■３に与え
られるタグアドレス、１７はそのタグメモリＩ２から出
力されるタグデータ、１８はこのタグデータ１７とプロ
セッサアドレス信号７の上位１６ビツトの比較結果とし
てタグ比較器１４より出力されるヒツト／ミス信号であ
る。また、ブロック転送アドレス信号８はプロセッサア
ドレス信号７の上位２６ビツトの下位に４ビツトカウン
タ１５の出力４ビツトを付加した３０ビツトにて形成さ
れる。
次に動作について説明する。まず、プロセッサｌはリー
ド動作時にプロセッサアドレス信号７を出力する。キャ
ッシュメモリ制御装置５では、このプロセッサアドレス
信号７の内、Ｉｓ〜Ａ６の１０ビツトをタグアドレス１
６としてタグメモリ１３に人力し、タグメモリＩ３はこ
のタグアドレス１６に対応するタグデータＩ７を出力す
る。タグ比較器１４はこのタグデータＩ７とプロセッサ
アドレス信号７のＡＨ〜Ａ＋ｓの上位１６ビツトとを比
較して、その結果をヒツト／ミス信号１８として出力す
る。その結果、ヒツトしてアクセスがキャッシュメモリ
４だけで済み主メモリ２へのアクセスが不要であれば、
キャッシュコントロール信号１０を出力してキャッシュ
メモリ４内の該当データをデータ信号１１として出力さ
せる。プロセッサ１はこのデータ信号１１を受は取り、
これによってリードサイクルが完了する。
ド動作時にプロセッサアドレス信号７を出力する。キャ
ッシュメモリ制御装置５では、このプロセッサアドレス
信号７の内、Ｉｓ〜Ａ６の１０ビツトをタグアドレス１
６としてタグメモリ１３に人力し、タグメモリＩ３はこ
のタグアドレス１６に対応するタグデータＩ７を出力す
る。タグ比較器１４はこのタグデータＩ７とプロセッサ
アドレス信号７のＡＨ〜Ａ＋ｓの上位１６ビツトとを比
較して、その結果をヒツト／ミス信号１８として出力す
る。その結果、ヒツトしてアクセスがキャッシュメモリ
４だけで済み主メモリ２へのアクセスが不要であれば、
キャッシュコントロール信号１０を出力してキャッシュ
メモリ４内の該当データをデータ信号１１として出力さ
せる。プロセッサ１はこのデータ信号１１を受は取り、
これによってリードサイクルが完了する。
また、キャッシュミスで、キャッシュメモリ４内に該当
データが存在しない場合には、ヒツト率を向上させるた
めに、キャッシュメモリ制御装置５は該当データを含む
データブロックを主メモリ２からキャッシュメモリ４ヘ
ブロツク転送させる。
データが存在しない場合には、ヒツト率を向上させるた
めに、キャッシュメモリ制御装置５は該当データを含む
データブロックを主メモリ２からキャッシュメモリ４ヘ
ブロツク転送させる。
即ち、キャッシュメモリ制御装置５は、主メモリ２に対
して、プロセッサアドレス信号７の上位２６ビツトＡ
ｆｆｌ”−Ａ ｅの下位に４ビツトカウンタ１５の出力
を付加した３０ビツトのブロック転送アドレス信号８を
出力する。ここで、この実施例では前述のようにデータ
幅が３２ビツトであるため、アドレス幅３２ビツト中の
下位２ビツトは無効である。このブロック転送アドレス
信号８はセレクタ６を介して主メモリ２へ送られ、主メ
モリ２はこのブロック転送アドレス信号８に基づく ′
″Ａ３゜・・・Ａｇ００００００”番地から “Ａ３１
・・・Ａ、１１１１ＩＩ”番地までの６４バイトのデー
タブロックをキャッシュメモリ４へ転送する。プロセッ
サ１は、このようなブロック転送の処理が完了した後、
キャッシュメモリ４より該当データを読み取り、リード
サイクルを完了する。
して、プロセッサアドレス信号７の上位２６ビツトＡ
ｆｆｌ”−Ａ ｅの下位に４ビツトカウンタ１５の出力
を付加した３０ビツトのブロック転送アドレス信号８を
出力する。ここで、この実施例では前述のようにデータ
幅が３２ビツトであるため、アドレス幅３２ビツト中の
下位２ビツトは無効である。このブロック転送アドレス
信号８はセレクタ６を介して主メモリ２へ送られ、主メ
モリ２はこのブロック転送アドレス信号８に基づく ′
″Ａ３゜・・・Ａｇ００００００”番地から “Ａ３１
・・・Ａ、１１１１ＩＩ”番地までの６４バイトのデー
タブロックをキャッシュメモリ４へ転送する。プロセッ
サ１は、このようなブロック転送の処理が完了した後、
キャッシュメモリ４より該当データを読み取り、リード
サイクルを完了する。
［発明が解決しようとする問題点］
従来のキャッシュメモリ制御装置は以上のように構成さ
れているので、キャッシュミス時に主メモリ２からキャ
ッシュメモリ４へ該当データを含む固定バイト数のデー
タブロックがロードされることになり、そのデータブロ
ック中には該当データよりも若い番地に位置するデータ
も多く含まれる可能性が強く、通常、コード等のデータ
はメモリ空間中に連続的に存在し、以後にアクセスされ
るデータは該当データよりも老いた番地に存在すること
か多いため、該当データよりも若い番地のデータをロー
ドすることによって、ヒツト率、即ち、キャッシュメモ
リ４内で完了したアクセス数をアクセス総数で割った値
、を低下させるという問題点があった。
れているので、キャッシュミス時に主メモリ２からキャ
ッシュメモリ４へ該当データを含む固定バイト数のデー
タブロックがロードされることになり、そのデータブロ
ック中には該当データよりも若い番地に位置するデータ
も多く含まれる可能性が強く、通常、コード等のデータ
はメモリ空間中に連続的に存在し、以後にアクセスされ
るデータは該当データよりも老いた番地に存在すること
か多いため、該当データよりも若い番地のデータをロー
ドすることによって、ヒツト率、即ち、キャッシュメモ
リ４内で完了したアクセス数をアクセス総数で割った値
、を低下させるという問題点があった。
この発明は上記のような問題点を解消するためになされ
た′もので、キャッシュミス時に不必要なデータがキャ
ッシュメモリ内にロードされる確立の低いキャッシュメ
モリ制御装置を得ることを目的とする。
た′もので、キャッシュミス時に不必要なデータがキャ
ッシュメモリ内にロードされる確立の低いキャッシュメ
モリ制御装置を得ることを目的とする。
［問題点を解決するための手段］
この発明に係るキャッシュメモリ制御装置は、ブロック
転送アドレスカウンタを具備し、キャッシュメモリ内に
該当するデータが無い場合、その該当するデータに相当
するアドレスを先頭とするブロックサイズ転送アドレス
を出力するものである。
転送アドレスカウンタを具備し、キャッシュメモリ内に
該当するデータが無い場合、その該当するデータに相当
するアドレスを先頭とするブロックサイズ転送アドレス
を出力するものである。
［作用］
この発明におけるキャッシュメモリ制御装置は、キャッ
シュメモリ内に該当データが無い場合、ブロック転送ア
ドレスカウンタよりその該当データに相当するアドレス
を先頭とするブロックサイズ転送アドレスを送出して、
前記該当データを含むデータブロックを、主メモリより
キャッシュメモリへブロック転送させる。
シュメモリ内に該当データが無い場合、ブロック転送ア
ドレスカウンタよりその該当データに相当するアドレス
を先頭とするブロックサイズ転送アドレスを送出して、
前記該当データを含むデータブロックを、主メモリより
キャッシュメモリへブロック転送させる。
［実施例］
以下、この発明の一実施例を図について説明する。ここ
で、第１図に示したこの実施例のキャッシュメモリ制御
装置も、従来のそれと同様にアドレス幅３２ビツト、デ
ータ幅３２ビツト、キャッシュ容ｆｆ１６４にバイト、
ブロック転送サイズ６４バイトの直接マツピングキャッ
シュ形式のマツピングメモリ制御装置である。図におい
て、７はプロセッサアドレス信号、８はブロック転送ア
ドレス信号、１３はタグメモリ、Ｉ４はタグ比較器、１
６はタグアドレス、１７はタグデータ、１８はヒツト／
ミス信号であり、第３図に同一符号を付した従来のそれ
らと同一、あるいは相当部分であるため詳細な説明は省
略する。また、１２はタグ比較器Ｉ４からのヒツト／ミ
ス信号Ｉ５に応動してプロセッサアドレス信号７の上位
３０ビツトをロードし、ツレをインクリメントしながら
ブロック転送アドレス信号８を順次生成するブロック転
送アドレスカウンタである。
で、第１図に示したこの実施例のキャッシュメモリ制御
装置も、従来のそれと同様にアドレス幅３２ビツト、デ
ータ幅３２ビツト、キャッシュ容ｆｆ１６４にバイト、
ブロック転送サイズ６４バイトの直接マツピングキャッ
シュ形式のマツピングメモリ制御装置である。図におい
て、７はプロセッサアドレス信号、８はブロック転送ア
ドレス信号、１３はタグメモリ、Ｉ４はタグ比較器、１
６はタグアドレス、１７はタグデータ、１８はヒツト／
ミス信号であり、第３図に同一符号を付した従来のそれ
らと同一、あるいは相当部分であるため詳細な説明は省
略する。また、１２はタグ比較器Ｉ４からのヒツト／ミ
ス信号Ｉ５に応動してプロセッサアドレス信号７の上位
３０ビツトをロードし、ツレをインクリメントしながら
ブロック転送アドレス信号８を順次生成するブロック転
送アドレスカウンタである。
次に動作について説明する。まず、プロセッサｌはリー
ド指令により、キャッシュメモリ制御装置５はプロセッ
サアドレス信号７中、Ａ１５〜Ａ６の１０ビツトをタグ
アドレス１６としてタグメモリ１３より所定のタグデー
タ１７を出力させる。
ド指令により、キャッシュメモリ制御装置５はプロセッ
サアドレス信号７中、Ａ１５〜Ａ６の１０ビツトをタグ
アドレス１６としてタグメモリ１３より所定のタグデー
タ１７を出力させる。
このタグデータ１７はプロセッサアドレス信号７のＡ
３ Ｉ−Ａ ＨＢの上位１６ビツトとタグ比較器１４で
比較され、その結果がヒツト／ミス信号１８として出力
される。ヒツトしていれば従来の場合と同様に、キャッ
シュコントロール信号１０を出力してキャッシュメモリ
４内の該当データをデータ信号１１として出力させ、プ
ロセッサｌはこれを受は取ってリードサイクルが完了す
る。
３ Ｉ−Ａ ＨＢの上位１６ビツトとタグ比較器１４で
比較され、その結果がヒツト／ミス信号１８として出力
される。ヒツトしていれば従来の場合と同様に、キャッ
シュコントロール信号１０を出力してキャッシュメモリ
４内の該当データをデータ信号１１として出力させ、プ
ロセッサｌはこれを受は取ってリードサイクルが完了す
る。
また、キャッシュミスで、キャッシュメモリ４内に該当
データが存在しない場合も、キャッシュメモリ制御装置
５は従来の場合と同様に該当データを含むデータブロッ
クを主メモリ２からキャッシュメモリ４ヘブロツク転送
させる。その場合、まず、ブロック転送アドレスカウン
タ１２に、プロセッサアドレス信号７の上位３０ビット
Ａ３１〜Ａ、をロードする。ブロック転送アドレスカウ
ンタ１２はブロック転送が開始されると、４バイトロー
ドされる都度インクリメントされ、それをブロック転送
アドレス信号８として主メモリ２に出力する。このブロ
ック転送アドレス信号８はセレクタ６を介して主メモリ
２へ送られ、主メモリ２はこのブロック転送アドレス信
号８に基づく “Ａ１．・・・Ａ、００”番地から “
Ａ ３ ＋・・・Ａｚ００＋０・・・０１１１１１１”
番地までに存在する６４バイトのデータブロックをキャ
ッシュメモリ４へ転送する。
データが存在しない場合も、キャッシュメモリ制御装置
５は従来の場合と同様に該当データを含むデータブロッ
クを主メモリ２からキャッシュメモリ４ヘブロツク転送
させる。その場合、まず、ブロック転送アドレスカウン
タ１２に、プロセッサアドレス信号７の上位３０ビット
Ａ３１〜Ａ、をロードする。ブロック転送アドレスカウ
ンタ１２はブロック転送が開始されると、４バイトロー
ドされる都度インクリメントされ、それをブロック転送
アドレス信号８として主メモリ２に出力する。このブロ
ック転送アドレス信号８はセレクタ６を介して主メモリ
２へ送られ、主メモリ２はこのブロック転送アドレス信
号８に基づく “Ａ１．・・・Ａ、００”番地から “
Ａ ３ ＋・・・Ａｚ００＋０・・・０１１１１１１”
番地までに存在する６４バイトのデータブロックをキャ
ッシュメモリ４へ転送する。
プロセッサｌはこのブロック転送完了後、キャッシュメ
モリ４より該当データを読み取り、リードサイクルを完
了する。
モリ４より該当データを読み取り、リードサイクルを完
了する。
なお、上記実施例では、アドレス幅３２ビツト、データ
幅３２ビツト、キャッシュ容ｆｆ１６４にバイト、ブロ
ック転送サイズ６４バイトの直接マツピングキャッシュ
形式のマツピングメモリ制御装置について説明したが、
ビット幅、容量、サイズ、キャッシュ方式等は他のもの
であってもよく、上記実施例と同様の効果を奏する。
幅３２ビツト、キャッシュ容ｆｆ１６４にバイト、ブロ
ック転送サイズ６４バイトの直接マツピングキャッシュ
形式のマツピングメモリ制御装置について説明したが、
ビット幅、容量、サイズ、キャッシュ方式等は他のもの
であってもよく、上記実施例と同様の効果を奏する。
［発明の効果］
以上のように、この発明によればブロック転送アドレス
カウンタを設けて、キャッシュメモリ内に該当データが
無い場合、その該当データに相当するアドレスを先頭と
するブロックサイズ転送アドレスを送出し、該当データ
を含むデータブロックを主メモリよりキャッシュメモリ
へブロック転送させるように構成したので、前記該当デ
ータより若い番地に存在するデータがキャッシュメモリ
にロードされることはなく、キャッシュメモリに不必要
なデータがロードされる確率が低減されてヒツト率が向
上し、プロセッサのメモリアクセスのスピードが向上す
る効果がある。
カウンタを設けて、キャッシュメモリ内に該当データが
無い場合、その該当データに相当するアドレスを先頭と
するブロックサイズ転送アドレスを送出し、該当データ
を含むデータブロックを主メモリよりキャッシュメモリ
へブロック転送させるように構成したので、前記該当デ
ータより若い番地に存在するデータがキャッシュメモリ
にロードされることはなく、キャッシュメモリに不必要
なデータがロードされる確率が低減されてヒツト率が向
上し、プロセッサのメモリアクセスのスピードが向上す
る効果がある。
第１図はこの発明の一実施例によるキャッシュメモリ制
御装置を示すブロック図、第２図はこの発明に係るキャ
ッシュメモリ制御装置を用いて有効なメモリシステムを
示す構成図、第３図は従来のキャッシュメモリ制御装置
を示すブロック図である。 ｌはプロセッサ、２は主メモリ、４はキャッシュメモリ
、５はキャッシュメモリ制御装置、８はブロック転送ア
ドレス信号、１２はブロック転送アドレスカウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第１図 第２図 ：ブロ ８：フ゛口ンク転ρＬアドレスブ宮号 ９ニジステムアドレス楯号 １０：キマシシーコシトロ育しイ官号 １１： フ′°− タイ＊汚ト
御装置を示すブロック図、第２図はこの発明に係るキャ
ッシュメモリ制御装置を用いて有効なメモリシステムを
示す構成図、第３図は従来のキャッシュメモリ制御装置
を示すブロック図である。 ｌはプロセッサ、２は主メモリ、４はキャッシュメモリ
、５はキャッシュメモリ制御装置、８はブロック転送ア
ドレス信号、１２はブロック転送アドレスカウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第１図 第２図 ：ブロ ８：フ゛口ンク転ρＬアドレスブ宮号 ９ニジステムアドレス楯号 １０：キマシシーコシトロ育しイ官号 １１： フ′°− タイ＊汚ト
Claims (1)
- プロセッサの指示によりキャッシュメモリ内の該当デー
タを前記プロセッサへ送出し、前記該当データが前記キ
ャッシュメモリ内に存在しない場合には、主メモリより
前記該当データを含むデータブロックを前記キャッシュ
メモリへブロック転送するキャッシュメモリ制御装置に
おいて、前記該当データが前記キャッシュメモリ内に存
在しない時に、前記該当データに相当するアドレスを先
頭とするブロック転送アドレス信号を出力するブロック
転送アドレスカウンタを備えたことを特徴とするキャッ
シュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097210A JPS63262740A (ja) | 1987-04-20 | 1987-04-20 | キヤツシユメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097210A JPS63262740A (ja) | 1987-04-20 | 1987-04-20 | キヤツシユメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262740A true JPS63262740A (ja) | 1988-10-31 |
Family
ID=14186260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097210A Pending JPS63262740A (ja) | 1987-04-20 | 1987-04-20 | キヤツシユメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63262740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112052205A (zh) * | 2020-08-31 | 2020-12-08 | 浙江双成电气有限公司 | 基于fpga的ddr3多端口读写存储管理方法 |
-
1987
- 1987-04-20 JP JP62097210A patent/JPS63262740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112052205A (zh) * | 2020-08-31 | 2020-12-08 | 浙江双成电气有限公司 | 基于fpga的ddr3多端口读写存储管理方法 |
| CN112052205B (zh) * | 2020-08-31 | 2022-07-08 | 浙江双成电气有限公司 | 基于fpga的ddr3多端口读写存储管理方法 |
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