JPH03116345A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置に係り、特に主記憶データの読
み出し方式に関する。

（従来の技術） 周知のように、データ処理装置では、ＣＰＵ（中央処理
袋Ｗ）からのメモリアクセスの高速１ヒを図るために、
主記憶上のデータをある大きさのデータブロックとして
取り扱うキャッシュ回路〈キャッシュメモリとその制御
回路を含む）を備え、主記憶データ読み出しは、主記憶
データのアドレスについてキャッシュ回路を検索し、登
録されていなければ主記憶から読み出す方法で実行され
、データ処理中に発生する主記憶データ読み出し要求量
てに対し、この方法が用いられている。

（発明が解決しようとする課題） 上述した従来の主記憶読み出し方式では、連続するデー
タの読み出し時であっても、キャッシュ回路に登録され
ていなければ主記憶からデータを読み出さなければなら
ず、一般に主記憶からの読み出しには時間がかかるので
、性能が低下するという問題がある。

本発明は、このような問題に鑑みなされたもので、その
目的は、あるデータブロックの読み出しがあったときそ
れに連続して後続するデータブロックについてもキャッ
シュ回路を同時に検索できるようにし、以て未登録の後
続データブロックの先取りができるデータ処理装置を提
供することにある。

（課題を解決するための手段） 前記目的を達成するために、本発明のデータ処理装置は
次の如き構成を有する。

即ち、本発明のデータ処理装置は、主記憶上のデータを
ある大きさのデータブロックとして取り扱うキャッシュ
回路内に、連続するデータブロックが交互に登録される
２つのエントリブロックに分割されたアドレスアレイと
；　１つの主記憶ア１？レスを受けてその主記憶アドレ
スが示すデータブロックポインタと該データブロックポ
インタに対し連続するデータブロックポインタとをそれ
ぞれ生成するポインタ生成回路と；　前記２つのエント
リブロックそれぞれに対応して設けられ、当該２つのエ
ントリブロックを前記２つのデータブロックポインタの
対応するもので同時に検索した結果と前記主記憶アドレ
スとを比較し所望のデータブロックの登録有無を検出す
る２つのヒツト検出回路と；　前記２つのヒツト検出回
路の出力が格納されキャッシュステータスを出力するス
テータスレジスタと；　キャッシュミスヒツト時または
データブロックの先取り時に主記憶から読み出されたデ
ータブロックがそれぞれ格納されるバッファであって書
き込みと読み出しが交互に行われる２つのデータブロッ
クバッファと；　を設け、かつ、前記主記憶アドレスを
出力すること、および、前記キャッシュステータスを受
けてデータブロック先取りの要否を判定し必要とすると
き先取り増令を発行することを行う第１の制御回路と；
前記２つのヒツト検出回路の出力を受けてキャッシュミ
スヒツトと判断したとき、および、前記先取り指令を受
けたとき主記憶からデータブロックの読み出しを行う第
２の制御回路と；　を設けたことを特徴とするデータ処
理装置である。

（作　用） 次に、前記の如く構成される本発明のデータ処理装置の
作用を説明する。

主記憶からデータを読み出すために１つの主記憶アドレ
スが出力されると、その主記憶アドレスが示すデータブ
ロックとそれに連続して後続するデータブロックとが共
に登録されているか否かを２つのエントリブロックの同
時検索によって検出し、キャッシュメモリのステータス
を知り、そのステータスに従って未登録の後続データブ
ロックの先取りを行う、そして、主記憶からのデータの
読み出しはキャッシュミスヒツト時とデータブロックの
先取り時とに行われるが、これらの時に読み出されるデ
ータは２つのデータブロックバッファに格納される。こ
のとき、２つのデータブロックバッファは、一方が読み
出し中のとき他方には主記憶データが書き込まれるよう
に制御され、ステータスに従ったデータブロックの先取
りが連続的に実行される。

その結果、必要なデータはキャッシュメモリ又はデータ
ブロックバッファのいずれかに必ず存在することとなり
、データ読み出しに要する時間を大幅に短縮でき、デー
タ処理装置の性能を向上させることができる効果がある
。

（実　施　例） 以下、本発明の実施例を添付図面を参照して説明する。

第１図は本発明の一実施例に係るデータ処理装置を示す
、第１図において、主記憶アクセスリクエスト制御回路
（第１の制御回路）　１０と主記憶アクセス制御回路（
第２の制御回路）１２以外の各要素がキャッシュ回路の
主な回路要素である。

即ち、本発明に係るキャッシュ回路では、キャッシュメ
モリ内のアドレスアレイは、連続するデータブロックの
ディレクトリを交互に登録可能な２つのエントリブロッ
ク１４、同１５に分割されているとともに、ポインタ生
成回路１１、ヒツト検出回路１６、同１７、ステータス
レジスタ１８、データブロックバッファ２０、同２１等
を設けである。

主記憶アクセスリクエスト制御回路１０は、主記憶アク
セスを必要と判断すると、主記憶アドレス３２を送出す
る。この主記憶アドレス３２は、ポインタ生成回路１１
、ヒツト検出回路１６および同１７の一方の入力、キャ
ッシュメモリ内のデータアレイ１９にそれぞれ伝達され
、次のようにしてキャッシュメモリの検索が行われる。

ポインタ生成回路ｌ！は、主記憶アドレス３２からその
アドレスを含むデータブロックとそれに連続して後続す
るデータブロックとを指すポインタを生成し、それらを
エントリブロック１４、同１５の対応するものに同時に
出力する。つまり、ポインタ生成回路１１の２出力のう
ち一方の出力であるエントリポインタ３３はエントリブ
ロック１４に対し、また他方の出力であるエントリポイ
ンタ３４はエントリブロック１５に対しそれぞれ出力さ
れるように図示しであるが、エントリポインタ３３と同
３４の一方が現データブロックに対するもので、他方が
後続データブロックに対するものである。

２つのエントリブロック１４．同１５は、このようにエ
ントリポインタ３３、同３４によって同時に検索される
。その結果、エントリブロック１４、同１５から出力さ
れたディレクトリ３７、同３♂はそれぞれ対応するヒツ
ト検出回路（１６，１７）の他方の入力に与えられ、こ
こで主記憶アドレス３２に含まれるディレクトリ情報と
比較される０例えば、ヒツト検出回路１６では現データ
ブロックの登録有無を検出するとすれば、ヒツト検出回
路１７ではアドレスを「＋１」等して後続データブロッ
クの登録有無を検出するのである。従って、これらのヒ
ツト検出回路（１６，１７＞の出力であるヒツト信号（
３５ｊ６）は、主記憶アドレス３２によって読み出そう
とするデータブロックおよびそれに連続して後続するデ
ータブロックが当該キャッシュメモリ内に登録されてい
るか否かを示す信号であるが、共に選択回路１３とステ
ータスレジスタ１８とに与えられる。

選択回路１３では、ヒツト信号（３５，３６）を受けて
キャツシュヒツト信号４６を主記憶アクセス制御回路１
２と選択回路２２とに出力する。このキャツシュヒツト
信号４６は、主記憶アドレス３２によって読み出そうと
するデータブロックが登録されている（つまり、キャツ
シュヒツトしている）か、あるいは、未登録である（つ
まり、キャッシュミスヒツトである）かを示す信号であ
る。

そこで、選択回路２２では、キャツシュヒツト信号４６
の内容が「キャツシュヒツト」であれば、データアレイ
１９の出力（キャッシュデータ４３）を選択する。デー
タアレイ１９は、主記憶アドレス３２によって検索され
たデータが登録されているときはそれをキャッシュデー
タ４３として出力するので、これは選択回路２２から読
み出しデータ４４として出力される。

一方、主記憶アクセス制御回路１２では、キャツシュヒ
ツト信号４６の内容が「キャッシュミスヒツト」であれ
ば、メモリリクエスト４５をメモリに対し送出する。こ
れにより、主記憶からデータが読み出される。

そして、以上の動作と並行して、ヒツト信号（３５ｊ６
）はステータスレジスタ１♂に格納され、キャッシュス
テータス３０として主記憶アクセスリクエスト制御回路
ｌＯに報告される。主記憶アクセスリクエスト制御回路
１０は、キャッシュステータス３０を受けとると、キャ
ッシュステータスを判断し、データブロックの先取りを
行うかどうかを決定し、先取りを行うならば、主記憶ア
クセス制御回路１２に対し、直接主記憶アクセスリクエ
スト３１および主記憶アドレス３２を送出する。これを
受けて、主記憶アクセス制御回路Ｉ２は、先取りデータ
を読み出すべくメモリリクエスト４５を出力する。これ
により、主記憶からデータが読み出される。

次に、以上のように、キャッシュミスヒツト時またはデ
ータブロックの先取り時に主記憶アクセス制御回路１２
からのメモリリクエスト４５によって読み出された主記
憶データ４０は、データブロックバッファ２０または同
２１に格納される。このデータブロックバッファ２０、
同２１および選択回路２３は、制御信号ラインは図示省
略したが、本実施例では主記憶アクセス制御回路１２に
よって次のように制御される。

即ち、データブロックバッファ２０と同２Ｉは、共に１
デ一タブロツク分の容量のものであるが、初期状態では
先に書き込まれるバッファを予め定めてあり、交互に書
き込みと読み出しが行われるように制御される。つまり
、１デ一タブロツク分の主記憶データ４０がメモリリク
エスト４５の発生ごとに読み出されるが、それらは２つ
のデータブロックバッファ（２０，２１＞に交互に格納
される。このとき、一方のデータブロックバッファに書
き込みが行われているときは、他方のデータブロックバ
ッファから読み出しが行われるのである。そして、選択
回路２３は、両データブロックバッファの出力データ（
即ち、先取りデータまたはキャッシュミスヒツトに対す
るデータ）を交互に選択し、データアレイ１９と選択回
路２２とへ出力するように制御される。

これにより、両データブロックバッファ（２０，２１）
に詰められたデータは、読み出しデータ４４として使用
されるタイミングにおいては選択回路２３．同２２を介
して順次または一方のみ読み出しデータ４４として出力
され、またデータアレイ１９が使用中でなくなったタイ
ミングでデータアレイ１９に順次または一方のみキャッ
シュライトデータ３９として格納される。

本発明では、前述したように、２つのメモリリクエスト
４５が続けて出力される場合があるが、この場合におい
ても、２個のデータブロックバッファ（２０，２１）を
片方の読み出し中にはもう一方に主記憶データ４０が取
り込まれるという動作を交互に実行可能としているので
、以上の動作を連続的に実行可能である。

（発明の効果） 以上説明したように、本発明のデータ処理装置によれば
、連続するデータブロックが交互に登録される２つのエ
ントリブロックを設け、あるデータブロックとこれに連
続して後続するデータブロックに関して同時に検索可能
としたので、キャッシュのステータスを知ることができ
るようになり、そのステータスに従って、登録されてい
ないデータブロックの先取りを可能となる。また、デー
タブロックバッファを２つ用意したことによって、これ
らの機能が連続的に実行可能となる。

その結果、必要なデータはキャッシュもしくは、データ
ブロックバッファ内に必ず存在するという状態を意識的
に作り出すことが可能となり、データ読み出しに要する
時間を最小限にすることで、データ処理装置の性能を向
上させられるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータ処理装置の構成
ブロック図である。 １０・・・・・・主記憶アクセスリクエスト制御回路、
Ｉ＋・・・・・・ポインタ生成回路、　１２・・・・・
・主記憶アクセス制御回路、　１３・・・・・・選択回
路、１４．１５・・・・・・エントリブロック、１６．
１７・・・・・・ヒツト検出回路、１８・・・・・・ス
テータスレジスタ、　１９・・・・・・データアレイ、
２０．２１・・・・・・データブロックバッファ、２２
．２３・・・・・・選択回路。

Claims (1)

【特許請求の範囲】
1. 主記憶上のデータをある大きさのデータブロックとして
   取り扱うキャッシュ回路内に、連続するデータブロック
   が交互に登録される２つのエントリブロックに分割され
   たアドレスアレイと；１つの主記憶アドレスを受けてそ
   の主記憶アドレスが示すデータブロックポインタと該デ
   ータブロックポインタに対し連続するデータブロックポ
   インタとをそれぞれ生成するポインタ生成回路と；前記
   ２つのエントリブロックそれぞれに対応して設けられ、
   当該２つのエントリブロックを前記２つのデータブロッ
   クポインタの対応するもので同時に検索した結果と前記
   主記憶アドレスとを比較し所望のデータブロックの登録
   有無を検出する２つのヒット検出回路と；前記２つのヒ
   ット検出回路の出力が格納されキャッシュステータスを
   出力するステータスレジスタと；キャッシュミスヒット
   時またはデータブロックの先取り時に主記憶から読み出
   されたデータブロックがそれぞれ格納されるバッファで
   あって書き込みと読み出しが交互に行われる２つのデー
   タブロックバッファと；を設け、かつ、前記主記憶アド
   レスを出力すること、および、前記キャッシュステータ
   スを受けてデータブロック先取りの要否を判定し必要と
   するとき先取り指令を発行することを行う第１の制御回
   路と；前記２つのヒット検出回路の出力を受けてキャッ
   シュミスヒットと判断したとき、および、前記先取り指
   令を受けたとき主記憶からデータブロックの読み出しを
   行う第２の制御回路と；を設けたことを特徴とするデー
   タ処理装置。