JPH022668A - 読出専用半導体記憶装置および半導体記憶装置 - Google Patents
読出専用半導体記憶装置および半導体記憶装置Info
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- JPH022668A JPH022668A JP63148741A JP14874188A JPH022668A JP H022668 A JPH022668 A JP H022668A JP 63148741 A JP63148741 A JP 63148741A JP 14874188 A JP14874188 A JP 14874188A JP H022668 A JPH022668 A JP H022668A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 21
- 238000003491 array Methods 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 13
- 230000004044 response Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、半導体記憶装置に関し、特に高集積化半導
体記憶装置に関するものである。
体記憶装置に関するものである。
[従来の技術]
近年、ROM (Read On ly Mem。
ry)、RAM(Random AccessMem
ory)などの半導体記憶装置の大容量化および高集積
化が急速な勢いて進んでいる。第11図は、従来の一般
的なROMチップの平面ブロック図である。
ory)などの半導体記憶装置の大容量化および高集積
化が急速な勢いて進んでいる。第11図は、従来の一般
的なROMチップの平面ブロック図である。
第11図において、ROMチップ10の中央部にはワー
ド線選択デコーダ2が配置され、その両側にメモリアレ
イ1aおよび1bが配置されている。また、メモリアレ
イ1aおよび1bの残りの両側部の一方側には、それぞ
れビット線選択デコーダ3aおよび3bが配置され、さ
らにその外側には、センスアンプ等を含む周辺回路5が
配置されている。また、メモリアレイ1aおよび1bの
残りの両側部の他方側には、アドレスバッファ等を含む
周辺回路4が配置されている。
ド線選択デコーダ2が配置され、その両側にメモリアレ
イ1aおよび1bが配置されている。また、メモリアレ
イ1aおよび1bの残りの両側部の一方側には、それぞ
れビット線選択デコーダ3aおよび3bが配置され、さ
らにその外側には、センスアンプ等を含む周辺回路5が
配置されている。また、メモリアレイ1aおよび1bの
残りの両側部の他方側には、アドレスバッファ等を含む
周辺回路4が配置されている。
第12図は、第11図のROM装置の主要部の回路図で
ある。
ある。
第12図において、メモリアレイ1aおよび1bは、複
数のワード線WLおよびそれらに交差する複数のビット
線BLを含む。ワード線WLとビット線BLとの各交点
には、メモリトランジスタMTからなるメモリセルが接
続されている。一方、ワード線選択デコーダ2は、メモ
リアレイ1aおよびlb内の複数のワード線WLに対応
して、複数のデコーダ回路23およびその両側に配置さ
れた複数のドライバ回路24a、24bを含む。各デコ
ーダ回路23は、ドライバ回路24aおよび24bを介
してメモリアレイ1aおよびlb内の対応するワードt
!jIWLに接続されている。メモリアレイ1aおよび
1b内の複数のビット線BLは、それぞれビット線選択
デコーダ3aおよび3bに接続されている。ビット線選
択デコーダ3aおよび3bは、センスアンプ等を含む周
辺回路5に接続されている。
数のワード線WLおよびそれらに交差する複数のビット
線BLを含む。ワード線WLとビット線BLとの各交点
には、メモリトランジスタMTからなるメモリセルが接
続されている。一方、ワード線選択デコーダ2は、メモ
リアレイ1aおよびlb内の複数のワード線WLに対応
して、複数のデコーダ回路23およびその両側に配置さ
れた複数のドライバ回路24a、24bを含む。各デコ
ーダ回路23は、ドライバ回路24aおよび24bを介
してメモリアレイ1aおよびlb内の対応するワードt
!jIWLに接続されている。メモリアレイ1aおよび
1b内の複数のビット線BLは、それぞれビット線選択
デコーダ3aおよび3bに接続されている。ビット線選
択デコーダ3aおよび3bは、センスアンプ等を含む周
辺回路5に接続されている。
各、メモリトランジスタMTは、メモリ情報″1″また
は“0゛に対応して、そのしきい値電圧VT8がたとえ
ば1.OVまたは8.OVに設定されている。
は“0゛に対応して、そのしきい値電圧VT8がたとえ
ば1.OVまたは8.OVに設定されている。
次に、第12図のROM装置の読出動作について説明す
る。
る。
アドレス信号がアドレスバッファ等を含む周辺回路4(
第11図)を介してワード線選択デコーダ2およびビッ
ト線選択デコーダ3a、3bに与えられる。ワード線選
択デコーダ2は、アドレス信号に応答して、メモリアレ
イla、lb内のワードHwtを選択する。ワード線選
択デコーダ2により選択されたワード線WLにはrHJ
レベルの電位が出力され、非選択のワード線WLにはr
LJ レベルの電位が出力される。
第11図)を介してワード線選択デコーダ2およびビッ
ト線選択デコーダ3a、3bに与えられる。ワード線選
択デコーダ2は、アドレス信号に応答して、メモリアレ
イla、lb内のワードHwtを選択する。ワード線選
択デコーダ2により選択されたワード線WLにはrHJ
レベルの電位が出力され、非選択のワード線WLにはr
LJ レベルの電位が出力される。
メモリトランジスタMTは、ワード線WLの電位がrH
Jレベルのとき、そのしきい値電圧VT□に応じてオン
状態またはオフ状態になる。すなわち、しきい値電圧V
THが1.OVのメモリトランジスタMTはオンし、し
きい値電圧VT、lが8、OVのメモリトランジスタM
Tはオフする。
Jレベルのとき、そのしきい値電圧VT□に応じてオン
状態またはオフ状態になる。すなわち、しきい値電圧V
THが1.OVのメモリトランジスタMTはオンし、し
きい値電圧VT、lが8、OVのメモリトランジスタM
Tはオフする。
また、メモリトランジスタMTは、ワード線WLの電位
がrLJレベルになるとオフ状態となる。
がrLJレベルになるとオフ状態となる。
ビット線選択デコーダ3a、3bは、アドレス信号に応
答してメモリアレイla、lb内のビット線BLを選択
する。ビット線選択デコーダ3aまたは3bにより選択
されたビット線BLは、センスアンプ等を含む周辺回路
5に接続される。このようにして、選択されたメモリト
ランジスタMTのドレイン電位が周辺回路5内のセンス
アンプに伝達され、メモリ情報“1′または0″の読出
しが行なわれる。
答してメモリアレイla、lb内のビット線BLを選択
する。ビット線選択デコーダ3aまたは3bにより選択
されたビット線BLは、センスアンプ等を含む周辺回路
5に接続される。このようにして、選択されたメモリト
ランジスタMTのドレイン電位が周辺回路5内のセンス
アンプに伝達され、メモリ情報“1′または0″の読出
しが行なわれる。
[発明が解決しようとする課題]
大′8量化および高集積化された半導体記憶装置におい
ては、一般に、メモリトランジスタMTの部分に超微細
なパターン寸法を用いることにより、メモリアレイla
、lb全体の面積が可能な限り小さくされる。しかし、
メモリ容量の大容量化に伴って、ワード線WLおよびビ
ット線BLに接続されるメモリトランジスタMTの数が
増加し、それによりワード線WLおよびビット線BLの
負荷容量が増大する。また、微細化に伴ってワード線W
Lの線間ピッチおよびビット線BLの線間ピッチが小さ
くなり、それにより各ワード線WLあたりのワード線選
択デコーダ2の占有領域の幅および各ビット線BLあた
りのビット線選択デコーダ3a 3bの占有領域の幅
が小さくなる。そのため、ワード線WLおよびビット線
BLの負荷容量が増大するにもかかわらず、十分に大き
な駆動能力を有するワード線選択デコーダ2およびビッ
ト線選択デコーダ3a、3bを構成することが困難とな
る。その結果、ワード線WLおよびビット線BLにつな
がる負荷容量の充放電時間が長くなり、半導体記憶装置
全体の動作速度が遅くなるという問題があった。
ては、一般に、メモリトランジスタMTの部分に超微細
なパターン寸法を用いることにより、メモリアレイla
、lb全体の面積が可能な限り小さくされる。しかし、
メモリ容量の大容量化に伴って、ワード線WLおよびビ
ット線BLに接続されるメモリトランジスタMTの数が
増加し、それによりワード線WLおよびビット線BLの
負荷容量が増大する。また、微細化に伴ってワード線W
Lの線間ピッチおよびビット線BLの線間ピッチが小さ
くなり、それにより各ワード線WLあたりのワード線選
択デコーダ2の占有領域の幅および各ビット線BLあた
りのビット線選択デコーダ3a 3bの占有領域の幅
が小さくなる。そのため、ワード線WLおよびビット線
BLの負荷容量が増大するにもかかわらず、十分に大き
な駆動能力を有するワード線選択デコーダ2およびビッ
ト線選択デコーダ3a、3bを構成することが困難とな
る。その結果、ワード線WLおよびビット線BLにつな
がる負荷容量の充放電時間が長くなり、半導体記憶装置
全体の動作速度が遅くなるという問題があった。
そこで、ワード線選択デコーダの占有面積を大きくする
ために、たとえば、特開昭61−283162号公報に
示される半導体記憶装置が提案されている。すなわち、
メモリマトリクスの左右両側にそれぞれ第1および第2
のワード線ドライバ回路の列が配置され、それらにそれ
ぞれ附属してワード線デコーダ回路が配置される。メモ
リマトリクス内の複数のワード線は、交互に第1のワー
ド線ドライバ回路および第2のワード線ドライバ回路に
接続される。このようにすれば、各ワード線ドライバ回
路をワード線ピッチの2倍の領域に形成することができ
る。
ために、たとえば、特開昭61−283162号公報に
示される半導体記憶装置が提案されている。すなわち、
メモリマトリクスの左右両側にそれぞれ第1および第2
のワード線ドライバ回路の列が配置され、それらにそれ
ぞれ附属してワード線デコーダ回路が配置される。メモ
リマトリクス内の複数のワード線は、交互に第1のワー
ド線ドライバ回路および第2のワード線ドライバ回路に
接続される。このようにすれば、各ワード線ドライバ回
路をワード線ピッチの2倍の領域に形成することができ
る。
しかし、このような半導体記憶装置においてはワード線
ドライバ回路およびワード線デコーダ回路かメモリマト
リクスの両側に設けられているため、各ワード線の長さ
が、たとえば第11図および第12図に示した従来例の
ワード線の長さの2倍となり、1つのワード線に接続さ
れるメモリセルの数も2倍となる。その結果、各ワード
線の負荷容量が増大するという問題かあった。
ドライバ回路およびワード線デコーダ回路かメモリマト
リクスの両側に設けられているため、各ワード線の長さ
が、たとえば第11図および第12図に示した従来例の
ワード線の長さの2倍となり、1つのワード線に接続さ
れるメモリセルの数も2倍となる。その結果、各ワード
線の負荷容量が増大するという問題かあった。
この発明の目的は、各ワード線の負荷容量を増大させる
ことなく、十分大きな駆動能力を有する選択手段を構成
することができ、高速動作が可能な半導体記憶装置を得
ることである。
ことなく、十分大きな駆動能力を有する選択手段を構成
することができ、高速動作が可能な半導体記憶装置を得
ることである。
[課題を解決するための手段]
この発明に係る半導体記憶装置は、メモリアレイ、第1
の選択手段、第2の選択手段、第3の選択手段、および
第4の選択手段を備えたものである。メモリアレイは、
複数の第1の選択線、複数の第1の選択線に交差するよ
うに配列された複数の第2の選択線、および各々が複数
の第1の選択線と複数の第2の選択線との交点に設けら
れる複数のメモリセルを含む。また、メモリアレイは、
1夏数の第1の選択線を分割することにより第1および
第2のメモリアレイブロックに分割されている。
の選択手段、第2の選択手段、第3の選択手段、および
第4の選択手段を備えたものである。メモリアレイは、
複数の第1の選択線、複数の第1の選択線に交差するよ
うに配列された複数の第2の選択線、および各々が複数
の第1の選択線と複数の第2の選択線との交点に設けら
れる複数のメモリセルを含む。また、メモリアレイは、
1夏数の第1の選択線を分割することにより第1および
第2のメモリアレイブロックに分割されている。
第1の選択手段は、T41および第2のメモリアレイブ
ロックの間に設けられ、第1のメモリアレイブロック内
の複数の第1の選択線のうち1つおきの選択線に結合さ
れる。第2の選択手段は、第1のメモリアレイブロック
に関して第1の選択手段とは反対側に設けられ、第1の
メモリアレイブロック内の複数のmlの選択線のうち残
りの1つおきの選択線に結合される。第3の選択手段は
、第1および第2のメモリアレイブロックの間に設けら
れ、第2のメモリアレイブロック内の複数の第1の選択
線のうち1つおきの選択線に結合される。第4の選択手
段C′i、、第2のメモリアレイブロックに関して第3
の選択手段とは反対側に設けられ、第2のメモリアレイ
ブロック内の複数の第1の選択線のうち残りの1つおき
の選択線に結合さのメモリアレイブロックの対向する両
側部にそれぞれ第1および第2の選択手段が配置され、
かつ、第1のメモリアレイブロック内の複数の選択線が
交互に第1の選択手段および第2の選択手段に結合され
るので、1つの選択線あたりの選択手段のパターン有効
幅が従来の半導体記憶装置の2倍となる。同様に、第2
のメモリアレイブロックの対向する両側部にそれぞれ第
3および第4の選択手段が配置され、かつ、第2のメモ
リアレイブロック内の複数の選択線が交互に第3の選択
手段および第4の選択手段に結合されるので、1つの選
択線あたりの選択手段のパターン有効幅が従来の半導体
記憶装置の2倍となる。
ロックの間に設けられ、第1のメモリアレイブロック内
の複数の第1の選択線のうち1つおきの選択線に結合さ
れる。第2の選択手段は、第1のメモリアレイブロック
に関して第1の選択手段とは反対側に設けられ、第1の
メモリアレイブロック内の複数のmlの選択線のうち残
りの1つおきの選択線に結合される。第3の選択手段は
、第1および第2のメモリアレイブロックの間に設けら
れ、第2のメモリアレイブロック内の複数の第1の選択
線のうち1つおきの選択線に結合される。第4の選択手
段C′i、、第2のメモリアレイブロックに関して第3
の選択手段とは反対側に設けられ、第2のメモリアレイ
ブロック内の複数の第1の選択線のうち残りの1つおき
の選択線に結合さのメモリアレイブロックの対向する両
側部にそれぞれ第1および第2の選択手段が配置され、
かつ、第1のメモリアレイブロック内の複数の選択線が
交互に第1の選択手段および第2の選択手段に結合され
るので、1つの選択線あたりの選択手段のパターン有効
幅が従来の半導体記憶装置の2倍となる。同様に、第2
のメモリアレイブロックの対向する両側部にそれぞれ第
3および第4の選択手段が配置され、かつ、第2のメモ
リアレイブロック内の複数の選択線が交互に第3の選択
手段および第4の選択手段に結合されるので、1つの選
択線あたりの選択手段のパターン有効幅が従来の半導体
記憶装置の2倍となる。
したがって、各選択手段において駆動能力の大きな回路
を構成することが可能となる。
を構成することが可能となる。
しかも、メモリアレイが第1および第2のメモリアレイ
ブロックに分割されているので、各選択線の長さは短く
なる。したがって、各選択線の負荷容量も増大しない。
ブロックに分割されているので、各選択線の長さは短く
なる。したがって、各選択線の負荷容量も増大しない。
[実施例]
以下、この発明の実施例を図面を用いて説明す第1図は
、この発明の一実施例によるROMチップの平面ブロッ
ク図である。
、この発明の一実施例によるROMチップの平面ブロッ
ク図である。
第1図において、ROMチップ100の中央部には、メ
モリアレイが配置されている。メモリアレイは、2つの
メモリアレイブロック(以下、単にメモリアレイという
)11および12に分割されている。メモリアレイ11
および12の間には、ワード線選択デコーダ21aおよ
び22aがそれぞれメモリアレイ11および12の一辺
に沿うように配置されている。また、メモリアレイ11
の7・1向する一辺に沿うようにワード線選択デコーダ
21bか配置され、メモリアレイ12の対向する一辺に
沿うようにワード線選択デコーダ22bが配置されてい
る。すなわち、メモリアレイ11の両側には、ワード線
選択デコーダ21aおよび21bか配置され、メモリア
レイ12の両側には、ワード線選択デコーダ22aおよ
び22bが配置されている。メモリアレイ11の他の対
向する2辺の一方に沿うようにビット線選択デコーダ3
1が配置され、メモリアレイ12の他の対向する二辺の
一方に沿うようにビット線選択デコーダ32が配置され
ている。ビット線選択デコーダ31および32のさらに
外側には、センスアンプ等を含む周辺回路50が配置さ
れている。メモリアレイ11および12に関してビット
線選択デコーダ31および32の反対側には、アドレス
バッファ等を含む周辺回路40が配置されている。
モリアレイが配置されている。メモリアレイは、2つの
メモリアレイブロック(以下、単にメモリアレイという
)11および12に分割されている。メモリアレイ11
および12の間には、ワード線選択デコーダ21aおよ
び22aがそれぞれメモリアレイ11および12の一辺
に沿うように配置されている。また、メモリアレイ11
の7・1向する一辺に沿うようにワード線選択デコーダ
21bか配置され、メモリアレイ12の対向する一辺に
沿うようにワード線選択デコーダ22bが配置されてい
る。すなわち、メモリアレイ11の両側には、ワード線
選択デコーダ21aおよび21bか配置され、メモリア
レイ12の両側には、ワード線選択デコーダ22aおよ
び22bが配置されている。メモリアレイ11の他の対
向する2辺の一方に沿うようにビット線選択デコーダ3
1が配置され、メモリアレイ12の他の対向する二辺の
一方に沿うようにビット線選択デコーダ32が配置され
ている。ビット線選択デコーダ31および32のさらに
外側には、センスアンプ等を含む周辺回路50が配置さ
れている。メモリアレイ11および12に関してビット
線選択デコーダ31および32の反対側には、アドレス
バッファ等を含む周辺回路40が配置されている。
第2図は、第1図のROM装置の主要部の回路図である
。
。
第2図において、メモリアレイ11および12は、第1
2図に示したメモリアレイ1aおよび1bと同様に、複
数のワード線WLおよびそれらに交差する1M数のビッ
ト線BLを含む。ワード線WLとビット線BLとの各交
点には、メモリ!・ランジスタMTからなるメモリセル
が接続されている。
2図に示したメモリアレイ1aおよび1bと同様に、複
数のワード線WLおよびそれらに交差する1M数のビッ
ト線BLを含む。ワード線WLとビット線BLとの各交
点には、メモリ!・ランジスタMTからなるメモリセル
が接続されている。
ワード線選択デコーダ21aは、メモリアレイ11内の
複数のワード線WLのうち1つおきのワード線WLに対
応して複数のデコーダ回路25および複数のドライバ回
路26を含む。ワード線選択デコーダ21bは、メモリ
アレイ11内の残りの1つおきのワード線WLに対応し
て複数のデコーダ回路25および複数のドライバ回路2
6を含む。各デコーダ回路25は、ドライバ回路26を
介して対応するワード線WLに接続されている。
複数のワード線WLのうち1つおきのワード線WLに対
応して複数のデコーダ回路25および複数のドライバ回
路26を含む。ワード線選択デコーダ21bは、メモリ
アレイ11内の残りの1つおきのワード線WLに対応し
て複数のデコーダ回路25および複数のドライバ回路2
6を含む。各デコーダ回路25は、ドライバ回路26を
介して対応するワード線WLに接続されている。
同様に、ワード線選択デコーダ22aは、メモリアレイ
12内の1夏数のワード線WLのうち1つおきのワード
線WLに対応して複数のデコーダ回路25および1夏数
のドライバ回路26を含む。ワード線選択デコーダ22
bは、メモリアレイ12内の残りの1つおきのワード線
WLに対応して複数のデコーダ回路25および複数のド
ライバ回路26を含む。各デコーダ回路25は、ドライ
バ回路26を介して対応するワード線WLに接続されて
いる。
12内の1夏数のワード線WLのうち1つおきのワード
線WLに対応して複数のデコーダ回路25および1夏数
のドライバ回路26を含む。ワード線選択デコーダ22
bは、メモリアレイ12内の残りの1つおきのワード線
WLに対応して複数のデコーダ回路25および複数のド
ライバ回路26を含む。各デコーダ回路25は、ドライ
バ回路26を介して対応するワード線WLに接続されて
いる。
メモリアレイ11および12内の複数のビット線BLは
、それぞれビット線選択デコーダ31および32に接続
されている。ビット線選択デコダ31,32は、センス
アンプ等を含む周辺回路50に接続されている。
、それぞれビット線選択デコーダ31および32に接続
されている。ビット線選択デコダ31,32は、センス
アンプ等を含む周辺回路50に接続されている。
各メモリトランジスタMTは、従来のROM装置と同様
に、メモリ情報“1′または“0″に対応して、そのし
きい値電圧VToがたとえば1゜QVまたは8.OVに
設定されている。
に、メモリ情報“1′または“0″に対応して、そのし
きい値電圧VToがたとえば1゜QVまたは8.OVに
設定されている。
次に、第2図のROMの読出動作について説明する。
アドレス信号がアドレスバッファ等を含む周辺回路40
(第1図)を介してワード線選択デコーダ21a、21
b、22a、 22bおよびビット線選択デコーダ3
1.32に与えられる。アドレス信号に応答して、ワー
ド線選択デコーダ21a。
(第1図)を介してワード線選択デコーダ21a、21
b、22a、 22bおよびビット線選択デコーダ3
1.32に与えられる。アドレス信号に応答して、ワー
ド線選択デコーダ21a。
21b、22a、22bのいずれかがメモリアレイ11
または12内のワード線WLを選択し、そのワード線W
Lの電位をrHJレベルに立上げる。
または12内のワード線WLを選択し、そのワード線W
Lの電位をrHJレベルに立上げる。
メモリトランジスタMTは、ワード線WLの電位がrH
Jレベルのとき、そのしきい値電圧VTHに応じてオン
状態またはオフ状態になる。ビット線選択デコーダ31
および32は、アドレス信号に応答してメモリアレイ1
1.12内のビット線BLを選択する。ビット線選択デ
コーダ31,32により選択されたビット線BLは、セ
ンスアンプ等を含む周辺回路50に接続される。これに
より、選択されたメモリトランジスタMTのドレイン電
位が周辺回路50内のセンスアンプに伝達され、メモリ
情報“1“または“0”の読出しが行なわれる。
Jレベルのとき、そのしきい値電圧VTHに応じてオン
状態またはオフ状態になる。ビット線選択デコーダ31
および32は、アドレス信号に応答してメモリアレイ1
1.12内のビット線BLを選択する。ビット線選択デ
コーダ31,32により選択されたビット線BLは、セ
ンスアンプ等を含む周辺回路50に接続される。これに
より、選択されたメモリトランジスタMTのドレイン電
位が周辺回路50内のセンスアンプに伝達され、メモリ
情報“1“または“0”の読出しが行なわれる。
この実施例においては、メモリアレイ11内の複数のワ
ードI1wしかその両側に配置されたワド線選択デコー
ダ213および21bに交互に接続されているので、ワ
ード線選択デコーダ21aおよび21bの1ワード線あ
たりのパターン占有領域の幅が従来の半導体記憶装置に
比べて2倍となる。同様に、メモリアレイ12内の複数
のワト線WLかその両側に配置されたワード線選択デコ
ーダ22aおよび22bに交互に接続されているので、
ワード線選択デコーダ22a、22bの1ワード線あた
りのパターン占有領域の幅が2倍になる。すなわち、ワ
ード線ピッチの2倍に相当する領域に、各デコーダ回路
25および各ドライバ回路26を形成することかできる
。
ードI1wしかその両側に配置されたワド線選択デコー
ダ213および21bに交互に接続されているので、ワ
ード線選択デコーダ21aおよび21bの1ワード線あ
たりのパターン占有領域の幅が従来の半導体記憶装置に
比べて2倍となる。同様に、メモリアレイ12内の複数
のワト線WLかその両側に配置されたワード線選択デコ
ーダ22aおよび22bに交互に接続されているので、
ワード線選択デコーダ22a、22bの1ワード線あた
りのパターン占有領域の幅が2倍になる。すなわち、ワ
ード線ピッチの2倍に相当する領域に、各デコーダ回路
25および各ドライバ回路26を形成することかできる
。
第3図は、第2図のワード線選択デコーダ21a、21
b、22a、22bl:含マレルテコータ回路25およ
びドライバ回路26の回路構成の一例を示す図である。
b、22a、22bl:含マレルテコータ回路25およ
びドライバ回路26の回路構成の一例を示す図である。
ここでは、説明を簡単にするため、各ワード線選択デコ
ーダ2]、a、21b。
ーダ2]、a、21b。
22a、22bか8組のデコーダ回路25およびドライ
バ回路26を含む場合について説明する。
バ回路26を含む場合について説明する。
第3図に示すように、デコーダ回路25は、3つのPチ
ャネルMOSトランジスタロ1〜Q3および3つのNチ
ャネルMOSトランジスタQ4〜Q6を含む。また、ド
ライバ回路26は、PチャネルMO3hランジスタQ7
およびNチャネルMOSトランジスタQ8を含む。
ャネルMOSトランジスタロ1〜Q3および3つのNチ
ャネルMOSトランジスタQ4〜Q6を含む。また、ド
ライバ回路26は、PチャネルMO3hランジスタQ7
およびNチャネルMOSトランジスタQ8を含む。
トランジスタQl、Q4〜Q6は、電源電位V。。と接
地電位との間に直列に結合されている。
地電位との間に直列に結合されている。
トランジスタQ1およびQ4のゲーi・はノートN1に
接続されている。トランジスタQ1とトランジスタQ4
との接続点はノードN2に接続されている。トランジス
タQ2およびQ3は、電源電位VCCとノードN2との
間に結合されている。ノードN1にはアドレス信号AO
が与えられ、トランジスタQ2およびQ5のゲートには
アドレス信号A1か与えられ、トランジスタQ3および
Q6のゲートにはアドレス信号A2か与えられる。
接続されている。トランジスタQ1とトランジスタQ4
との接続点はノードN2に接続されている。トランジス
タQ2およびQ3は、電源電位VCCとノードN2との
間に結合されている。ノードN1にはアドレス信号AO
が与えられ、トランジスタQ2およびQ5のゲートには
アドレス信号A1か与えられ、トランジスタQ3および
Q6のゲートにはアドレス信号A2か与えられる。
アドレス信号AO,Al、A2かすべてrHJレベルの
ときには、ノードN2の電位がrLJ レベルとなり、
アドレス信号AO,AI、A2のいずれかがrLJ レ
ベルのときには、ノードN2の電位はrHJ レベルに
なる。
ときには、ノードN2の電位がrLJ レベルとなり、
アドレス信号AO,AI、A2のいずれかがrLJ レ
ベルのときには、ノードN2の電位はrHJ レベルに
なる。
ドライバ回路26のトランジスタQ7は電源電位V。、
とノードN3との間に結合され、トランジスタQ8はノ
ードN3と接地電位との間に結合されている。トランジ
スタQ7およびQ8のゲートは、デコーダ回路25のノ
ー1”N2に接続されている。ノードN2の電位がrL
Jレベルのときには、ノードN3の電位はrHJ レベ
ルとなり、逆にノードN2の電位かrHJ レベルのと
きには、ノードN3の電位は「L」レベルとなる。
とノードN3との間に結合され、トランジスタQ8はノ
ードN3と接地電位との間に結合されている。トランジ
スタQ7およびQ8のゲートは、デコーダ回路25のノ
ー1”N2に接続されている。ノードN2の電位がrL
Jレベルのときには、ノードN3の電位はrHJ レベ
ルとなり、逆にノードN2の電位かrHJ レベルのと
きには、ノードN3の電位は「L」レベルとなる。
他のデコーダ回路25およびドライバ回路26の構成も
、第3図に示されるt+%成と全く同様である。但し、
他の7つのデコーダ回路25に与えられるアドレス信号
の組合わせは、(A2.AlAl、AO)となる。
、第3図に示されるt+%成と全く同様である。但し、
他の7つのデコーダ回路25に与えられるアドレス信号
の組合わせは、(A2.AlAl、AO)となる。
ノードN3にはワード線WLか接続されている。
ワード線WLは、第3図に示すように等節約に容量Cお
よび抵抗Rを有している。ワード線WLの電位の応答(
立上がり)における時定数はt −RCで表わされる。
よび抵抗Rを有している。ワード線WLの電位の応答(
立上がり)における時定数はt −RCで表わされる。
ここで、ドライバ回路26における駆動トランジスタQ
7の抵抗は、ワード線WLの抵抗Rに比べて格段に小さ
いので、一般に無”Qlすることかできる。
7の抵抗は、ワード線WLの抵抗Rに比べて格段に小さ
いので、一般に無”Qlすることかできる。
第4図は、ワード線WLの電位の立上がりを示す図であ
る。第4図に示すように、ワード線WLの電位の立上が
りを曲線旦2から曲線a1にし、立上がり時間をt2か
らtlに早めるためには、トライバ回路26の負荷駆動
能力を上げることが必要となる。トライバ回路26の負
6:f駆動能力を上げることは、トランジスタQ7.Q
8の最大駆動電流■いを増加させることにつながる。ト
ランジスタの最大駆動電流■、は、次式のように表わさ
れる。
る。第4図に示すように、ワード線WLの電位の立上が
りを曲線旦2から曲線a1にし、立上がり時間をt2か
らtlに早めるためには、トライバ回路26の負荷駆動
能力を上げることが必要となる。トライバ回路26の負
6:f駆動能力を上げることは、トランジスタQ7.Q
8の最大駆動電流■いを増加させることにつながる。ト
ランジスタの最大駆動電流■、は、次式のように表わさ
れる。
ここで、L:チャネル長、W:チャネル幅+lto:電
子の移動度、 Co :ゲート容量、 V(、:ゲ
ート電圧、VTII:L、きい値電圧である。なお、最
大駆動電流工、は時定数RCに反比例する。
子の移動度、 Co :ゲート容量、 V(、:ゲ
ート電圧、VTII:L、きい値電圧である。なお、最
大駆動電流工、は時定数RCに反比例する。
この実施例においては、デコーダ回路25およびトライ
バ回路26の占H面積が2倍に増加しているので次のよ
うな利点がある。
バ回路26の占H面積が2倍に増加しているので次のよ
うな利点がある。
■ トランジスタQ7.Q8のチャネル幅Wを大きくす
ることが可能となる。これにより、トランジスタQ7.
Q8の最大駆動電流1いが増大し、時定数RCが小さく
なる。
ることが可能となる。これにより、トランジスタQ7.
Q8の最大駆動電流1いが増大し、時定数RCが小さく
なる。
■ ゲート電圧VGを上昇させるような回路を構成する
ことが可能となる。たとえば、第5因に示すように、N
チャネルMOSトランジスタQ9゜Q10、容ff1C
1およびインバータ27からなるブートストラップ回路
を構成することができる。
ことが可能となる。たとえば、第5因に示すように、N
チャネルMOSトランジスタQ9゜Q10、容ff1C
1およびインバータ27からなるブートストラップ回路
を構成することができる。
このブートストラップ回路は、容=C1の容量結合によ
りトランジスタQ9のゲート電圧を電源電位VCC以上
に昇圧するものである。また、ブースト回路(昇圧回路
)を構成することもできる。
りトランジスタQ9のゲート電圧を電源電位VCC以上
に昇圧するものである。また、ブースト回路(昇圧回路
)を構成することもできる。
これにより、ドライバ回路のトランジスタの最大駆動電
流1.、xが増大し、時定数RCが減少する。
流1.、xが増大し、時定数RCが減少する。
■ ワード線の駆動前にパルスを印加することによりす
べてのワード線を電源電位VCCにプリチャージするプ
リチャージ回路を構成することが容易になる。これによ
り、ワード線電位の応答速度が速くなる。
べてのワード線を電源電位VCCにプリチャージするプ
リチャージ回路を構成することが容易になる。これによ
り、ワード線電位の応答速度が速くなる。
このように、十分に大きい駆動能力を有するドライバ回
路を容易に構成することができるので、ワード線電位の
応答時間が早くなり、ROM装置全体の動作が1−1速
化される。しかも、このようなドライバ回路を構成する
ために非常に厳しい微細パターンを用いる必要もない。
路を容易に構成することができるので、ワード線電位の
応答時間が早くなり、ROM装置全体の動作が1−1速
化される。しかも、このようなドライバ回路を構成する
ために非常に厳しい微細パターンを用いる必要もない。
第6図は、この発明の他の実施例によるROMチップの
平面ブロック図であり、第7図は、第6図のROM装置
の主要部の回路図である。
平面ブロック図であり、第7図は、第6図のROM装置
の主要部の回路図である。
メモリアレイ11の対向する側部にそれぞれワード線選
択デコーダ21aおよび21bが配置されているととも
に、残りの対向する側部にそれぞれビット線選択デコー
ダ31aおよび31bが配置されている。また、同様に
、メモリアレイ】2の対向する側部にそれぞれワード線
選択デコーダ22aおよび22bが配置されているとと
もに、残りの対向する側部にそれぞれビット線選択デコ
ーダ32aおよび32bが配置されている。第7図に示
すように、メモリアレイ11内の複数のビット線BLは
、交互にビット線選択デコーダ31aおよび31bに接
続されている。また、メモリアレイ12内の複数のビッ
ト線BLは、交互にビット線選択デコーダ32aおよび
32bに接続されている。
択デコーダ21aおよび21bが配置されているととも
に、残りの対向する側部にそれぞれビット線選択デコー
ダ31aおよび31bが配置されている。また、同様に
、メモリアレイ】2の対向する側部にそれぞれワード線
選択デコーダ22aおよび22bが配置されているとと
もに、残りの対向する側部にそれぞれビット線選択デコ
ーダ32aおよび32bが配置されている。第7図に示
すように、メモリアレイ11内の複数のビット線BLは
、交互にビット線選択デコーダ31aおよび31bに接
続されている。また、メモリアレイ12内の複数のビッ
ト線BLは、交互にビット線選択デコーダ32aおよび
32bに接続されている。
これによね、1本のビット線BLあたりのビット線選択
デコーダのパターン占有領域の幅が2倍になる。したか
って、各ビット線選択デコーダを駆動能力の大きい回路
構成にすることが容易となる。
デコーダのパターン占有領域の幅が2倍になる。したか
って、各ビット線選択デコーダを駆動能力の大きい回路
構成にすることが容易となる。
第8図は、ビット線選択デコーダの回路構成の一例を示
す図である。
す図である。
第8図に示すビット線選択デコーダは、NチャネルMO
Sトランジスタからなる複数のトランスファゲートトラ
ンジスタ(以下、単にトランジスタという)から構成さ
れている。センスアンプ51の入力端子Slはトランジ
スタQ31を介してノードnlに接続されかつトランジ
スタQ32を介してノードn2に接続されている。ノー
ドn1は、トランジスタ033を介してノードn3に接
続されかつトランジスタQ34を介してノードn4に接
続されている。ノードn3は、トランジスタQ35を介
してビット線BLIに接続されがっトランジスタQ36
を介してビット線BL3に接続されている。一方、ノー
ドn4は、トランジスタQ37を介してビット線BL5
に接続されかつトランジスタQ3gを介してビット線B
L7に接続されている。
Sトランジスタからなる複数のトランスファゲートトラ
ンジスタ(以下、単にトランジスタという)から構成さ
れている。センスアンプ51の入力端子Slはトランジ
スタQ31を介してノードnlに接続されかつトランジ
スタQ32を介してノードn2に接続されている。ノー
ドn1は、トランジスタ033を介してノードn3に接
続されかつトランジスタQ34を介してノードn4に接
続されている。ノードn3は、トランジスタQ35を介
してビット線BLIに接続されがっトランジスタQ36
を介してビット線BL3に接続されている。一方、ノー
ドn4は、トランジスタQ37を介してビット線BL5
に接続されかつトランジスタQ3gを介してビット線B
L7に接続されている。
トランジスタQ31およびQ32のゲートには、それぞ
れアドレス信号AXおよびその反転信号A8が与えられ
る。トランジスタQ33およびQ34のゲートには、そ
れぞれアドレス信号AYおよびその反転信号AYが与え
られる。トランジスタQ35.Q36のゲートおよびト
ランジスタQ37、Q38のゲートには、それぞれアド
レス信号A2およびその反転信号A2が与えられる。
れアドレス信号AXおよびその反転信号A8が与えられ
る。トランジスタQ33およびQ34のゲートには、そ
れぞれアドレス信号AYおよびその反転信号AYが与え
られる。トランジスタQ35.Q36のゲートおよびト
ランジスタQ37、Q38のゲートには、それぞれアド
レス信号A2およびその反転信号A2が与えられる。
たとえば、アドレス信号Ax 、Ay 、Azがすべて
rHJレベルの場合には、トランジスタQ31、Q33
.Q35がオンし、ビット線BLIがセンスアンプ51
に接続される。
rHJレベルの場合には、トランジスタQ31、Q33
.Q35がオンし、ビット線BLIがセンスアンプ51
に接続される。
第6図および第7図に示した実施例の場合には、各ビッ
ト線選択デコーダの1ビツト線あたりのパターン占有領
域の幅Tが大きくなるので、トランジスタQB1〜Q3
8等を駆動能力の大きいトランジスタにより構成するこ
とができる。
ト線選択デコーダの1ビツト線あたりのパターン占有領
域の幅Tが大きくなるので、トランジスタQB1〜Q3
8等を駆動能力の大きいトランジスタにより構成するこ
とができる。
一般に、センスアンプ51は、ビット線BLを駆動する
回路とその駆動電流や駆動電圧の変化を感知してメモリ
情報“1”または“0“を読取る回路とか一体化されて
いる。したがって、ビット線BLの駆動速度は、そのビ
ット線BLの負荷により変化する。ビットgBLの負荷
をできるだけ減少させて駆動能力を高める手段として、
第9図に示すように、1つのビットIILごとに1つの
センスアンプ54を設け、デコーダ33、すなわちトラ
ンスファゲートトランジスタをセンスアンプ54と出力
バッファ52との間に設けてもよい。
回路とその駆動電流や駆動電圧の変化を感知してメモリ
情報“1”または“0“を読取る回路とか一体化されて
いる。したがって、ビット線BLの駆動速度は、そのビ
ット線BLの負荷により変化する。ビットgBLの負荷
をできるだけ減少させて駆動能力を高める手段として、
第9図に示すように、1つのビットIILごとに1つの
センスアンプ54を設け、デコーダ33、すなわちトラ
ンスファゲートトランジスタをセンスアンプ54と出力
バッファ52との間に設けてもよい。
このようにすることにより、センスアンプ54の感度を
良くすることができる。
良くすることができる。
この場合、第6図および第7図の実施例のように、複数
のビット線BLの両端部にセンスアンプ54およびデコ
ーダ33を設け、かつ、複数のビット線BLを両端部の
センスアンプ54に交互に接続すると、各センスアンプ
54のパターン占有面積が大きくなる。したがって、駆
動能力の大きなセンスアンプ54を構成することが可能
となる。
のビット線BLの両端部にセンスアンプ54およびデコ
ーダ33を設け、かつ、複数のビット線BLを両端部の
センスアンプ54に交互に接続すると、各センスアンプ
54のパターン占有面積が大きくなる。したがって、駆
動能力の大きなセンスアンプ54を構成することが可能
となる。
第10図は、この発明のさらに他の実施例によるROM
チップの平面ブロック図である。
チップの平面ブロック図である。
この実施例では、第6図および第7図の実施例における
メモリアレイ11がさらに2つのメモリアレイ101,
102に分割され、メモリアレイ12がさらに2つのメ
モリアレイ103,104に分割されている。各メモリ
アレイ101および102の対向する二辺に沿うように
それぞれビット線選択デコーダ131a、131bおよ
び132a、132bが配置され、各メモリアレイ10
3および104の対向する二辺に沿うようにそれぞれビ
ット線選択デコーダ133a、133bおよび134a
、134bが配置されている。この場合、各ビット線の
長さが半分となり、各ビット線の負荷容量も半分となる
ため、ビット線選択デコーダの動作速度がさらに高速化
される。
メモリアレイ11がさらに2つのメモリアレイ101,
102に分割され、メモリアレイ12がさらに2つのメ
モリアレイ103,104に分割されている。各メモリ
アレイ101および102の対向する二辺に沿うように
それぞれビット線選択デコーダ131a、131bおよ
び132a、132bが配置され、各メモリアレイ10
3および104の対向する二辺に沿うようにそれぞれビ
ット線選択デコーダ133a、133bおよび134a
、134bが配置されている。この場合、各ビット線の
長さが半分となり、各ビット線の負荷容量も半分となる
ため、ビット線選択デコーダの動作速度がさらに高速化
される。
なお、上記実施例では、この発明をROM装置に適用し
た場合について説明したが、この発明はRAM装置その
他の半導体記憶装置にも同様に適用することができる。
た場合について説明したが、この発明はRAM装置その
他の半導体記憶装置にも同様に適用することができる。
[発明の効果コ
以上のようにこの発明によれば、各選択線の負荷容量を
増大させることなく、1本の選択線あたりの選択手段の
パターン占a領域の幅を従来の半導体記憶装置の2倍に
することができるので、駆動能力の大きい選択手段を容
易に構成することかできる。そのため、高速動作が可能
でかつ高集積化および大容量化が可能な半導体記憶装置
が得られる。
増大させることなく、1本の選択線あたりの選択手段の
パターン占a領域の幅を従来の半導体記憶装置の2倍に
することができるので、駆動能力の大きい選択手段を容
易に構成することかできる。そのため、高速動作が可能
でかつ高集積化および大容量化が可能な半導体記憶装置
が得られる。
第1図はこの発明の一実施例によるRO〜1チップのj
lZ面ブロブ012図る。第2図は第1図のROM装置
の主要部の回路図である。第3図はワード線選択デコー
ダに含まれるデコーダ回路およびドライバ回路の構成を
示す回路図である。第4図はワード線電位の応答を示す
図である。第5図はブートストラップ回路の一例を示す
図である。第6図はこの発明の他の実施例によるROM
チップの平面ブロック図である。第7図は第6図のRO
M装置の主要部の回路図である。第8図はビット線選択
デコーダの回路構成の一例を示す図である。 第9図はセンスアンプおよびデコーダの他の構成例を示
すブロック図である。第10図はこの発明のさらに他の
実施例によるROMチップの平面ブロック図である。第
11図は従来のROMチップの平面ブロック図である。 第12図は第11図のROM装置の主要部の回路図であ
る。 図において、11.12はメモリアレイ、21a、
21b、 222. 22bはワード線選択デコーダ
、31,32.31a、31b、32a、32b、13
1a、131b、132a、132b133a、133
b、134a、134bはビット線選択デコーダ、40
はアドレスバッファ等を含む周辺回路、50はセンスア
ンプ等を含む周辺回路、]00はROMチップ、WLは
ワード線、BLはビット線、MTはメモリトランジスタ
である。 なお、各図中間−荀号は同一または相当部分を示す。
lZ面ブロブ012図る。第2図は第1図のROM装置
の主要部の回路図である。第3図はワード線選択デコー
ダに含まれるデコーダ回路およびドライバ回路の構成を
示す回路図である。第4図はワード線電位の応答を示す
図である。第5図はブートストラップ回路の一例を示す
図である。第6図はこの発明の他の実施例によるROM
チップの平面ブロック図である。第7図は第6図のRO
M装置の主要部の回路図である。第8図はビット線選択
デコーダの回路構成の一例を示す図である。 第9図はセンスアンプおよびデコーダの他の構成例を示
すブロック図である。第10図はこの発明のさらに他の
実施例によるROMチップの平面ブロック図である。第
11図は従来のROMチップの平面ブロック図である。 第12図は第11図のROM装置の主要部の回路図であ
る。 図において、11.12はメモリアレイ、21a、
21b、 222. 22bはワード線選択デコーダ
、31,32.31a、31b、32a、32b、13
1a、131b、132a、132b133a、133
b、134a、134bはビット線選択デコーダ、40
はアドレスバッファ等を含む周辺回路、50はセンスア
ンプ等を含む周辺回路、]00はROMチップ、WLは
ワード線、BLはビット線、MTはメモリトランジスタ
である。 なお、各図中間−荀号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数の第1の選択線、 前記複数の第1の選択線に交差するように配列された複
数の第2の選択線、および 各々が前記複数の第1の選択線と前記複数の第2の選択
線との交点に設けられた複数のメモリセルを含むメモリ
アレイを備え、 前記メモリアレイは、前記複数の第1の選択線を分割す
ることにより第1および第2のメモリアレイブロックに
分割され、 前記第1および第2のメモリアレイブロックの間に設け
られ、前記第1のメモリアレイブロック内の前記複数の
第1の選択線のうち1つおきの選択線に結合される第1
の選択手段、 前記第1のメモリアレイブロックに関して前記第1の選
択手段とは反対側に設けられ、前記第1のメモリアレイ
ブロック内の前記複数の第1の選択線のうち残りの1つ
おきの選択線に結合される第2の選択手段、 前記第1および第2のメモリアレイブロックの間に設け
られ、前記第2のメモリアレイブロック内の前記複数の
第1の選択線のうち1つおきの選択線に結合される第3
の選択手段、および 前記第2のメモリアレイブロックに関して前記第3の選
択手段とは反対側に設けられ、前記第2のメモリアレイ
ブロック内の前記複数の第1の選択線のうち残りの1つ
おきの選択線に結合される第4の選択手段をさらに備え
る、半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14874188A JP2547615B2 (ja) | 1988-06-16 | 1988-06-16 | 読出専用半導体記憶装置および半導体記憶装置 |
DE3919625A DE3919625C2 (de) | 1988-06-16 | 1989-06-15 | Halbleiterspeichereinrichtung |
US07/366,707 US4982372A (en) | 1988-06-16 | 1989-06-15 | Semiconductor memory device having divided word or bit line drivers and operating method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14874188A JP2547615B2 (ja) | 1988-06-16 | 1988-06-16 | 読出専用半導体記憶装置および半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH022668A true JPH022668A (ja) | 1990-01-08 |
JP2547615B2 JP2547615B2 (ja) | 1996-10-23 |
Family
ID=15459585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14874188A Expired - Lifetime JP2547615B2 (ja) | 1988-06-16 | 1988-06-16 | 読出専用半導体記憶装置および半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4982372A (ja) |
JP (1) | JP2547615B2 (ja) |
DE (1) | DE3919625C2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255496A (ja) * | 1994-12-19 | 1996-10-01 | Samsung Electron Co Ltd | 不揮発性半導体メモリ |
US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
US6339549B1 (en) | 1999-02-10 | 2002-01-15 | Nec Corporation | Semiconductor storage apparatus having main bit line and sub bit line |
JP2002251894A (ja) * | 2001-02-26 | 2002-09-06 | Rohm Co Ltd | シリアルメモリ装置 |
WO2006011529A1 (ja) * | 2004-07-28 | 2006-02-02 | Kabushiki Kaisha Toshiba | 半導体集積回路装置 |
KR100825525B1 (ko) * | 2004-07-28 | 2008-04-25 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 |
JP2012069604A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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