JP2630059B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2630059B2 JP2630059B2 JP2305384A JP30538490A JP2630059B2 JP 2630059 B2 JP2630059 B2 JP 2630059B2 JP 2305384 A JP2305384 A JP 2305384A JP 30538490 A JP30538490 A JP 30538490A JP 2630059 B2 JP2630059 B2 JP 2630059B2
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- memory cell
- memory
- bit
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特に、ダイナミッ
クRAM（以下、DRAMと記す）のメモリセルアレイの構成
に関する。
クRAM（以下、DRAMと記す）のメモリセルアレイの構成
に関する。
［従来の技術］ この種従来のメモリセルアレイの構成を第４図に示
す。同図において、1a、1bはセルアレイの一部ずつが配
置されているプレート（１）とプレート（２）、2a、2b
はそれぞれ複数の（図示されたものではｍ個）センスア
ンプを有するセンスアンプ群（１）とセンスアンプ群
（２）、3a、3bは、それぞれワード線WL0〜WL2n−１を
駆動する行デコーダ（１）と行デコーダ（２）、BLy、
▲▼（ｙ＝０、…、2m−１）はビット線、MCはワ
ード線とビット線との交点に配置された１トランジス
タ、１キャパシタからなるメモリセルであり、φＡはセ
ンスアンプ活性化信号、φＰはビット線プリチャージバ
ランス信号である。図示された例では、メモリセルMCは
各プレートに2n行×ｍ列に配置されているので、このメ
モリ装置は全体として2n行×ｍ列配列となっている。
す。同図において、1a、1bはセルアレイの一部ずつが配
置されているプレート（１）とプレート（２）、2a、2b
はそれぞれ複数の（図示されたものではｍ個）センスア
ンプを有するセンスアンプ群（１）とセンスアンプ群
（２）、3a、3bは、それぞれワード線WL0〜WL2n−１を
駆動する行デコーダ（１）と行デコーダ（２）、BLy、
▲▼（ｙ＝０、…、2m−１）はビット線、MCはワ
ード線とビット線との交点に配置された１トランジス
タ、１キャパシタからなるメモリセルであり、φＡはセ
ンスアンプ活性化信号、φＰはビット線プリチャージバ
ランス信号である。図示された例では、メモリセルMCは
各プレートに2n行×ｍ列に配置されているので、このメ
モリ装置は全体として2n行×ｍ列配列となっている。
次に、第５図のタイミングチャートを用いて、第４図
のメモリセルアレイの第１行目のメモリセルに対してリ
フレッシュを行う場合を例に挙げて従来例装置の動作説
明を行う。
のメモリセルアレイの第１行目のメモリセルに対してリ
フレッシュを行う場合を例に挙げて従来例装置の動作説
明を行う。
行アドレスストローブ信号▲▼の活性化によ
り、まず、ビット線プリチャージバランス信号φＰがロ
ーレベルとなり、ビット線へのプリチャージが動作が終
了する。次に、行デコーダにより各プレートごとに選択
された２本のワード線WL0がハイレベルとなり、これに
より選択された第１行目のメモリセル情報が各ビット線
に伝達される。いま、ワード線WL0とビット線BL0の交点
に配置された黒丸のメモリセルに注目して、このメモリ
セルが“ロー”データを保持しているものとすると、ビ
ット線BL0のレベルが少し下がり、レファレンスレベルV
Rに留まっているビット線▲▼との間に電位差ΔV
1が生じる。
り、まず、ビット線プリチャージバランス信号φＰがロ
ーレベルとなり、ビット線へのプリチャージが動作が終
了する。次に、行デコーダにより各プレートごとに選択
された２本のワード線WL0がハイレベルとなり、これに
より選択された第１行目のメモリセル情報が各ビット線
に伝達される。いま、ワード線WL0とビット線BL0の交点
に配置された黒丸のメモリセルに注目して、このメモリ
セルが“ロー”データを保持しているものとすると、ビ
ット線BL0のレベルが少し下がり、レファレンスレベルV
Rに留まっているビット線▲▼との間に電位差ΔV
1が生じる。
メモリセル情報がビット線に伝達された後、センスア
ンプ活性化信号φＡによりセンスアンプが活性化される
と、初期ビット線間電位差ΔV1は（電源−接地）レベル
にまで増幅される。センス動作終了後、ワード線WL0の
レベルがローレベルに戻り、その後、ビット線プリチャ
ージバランス信号φＰが再びハイレベルとなると、ビッ
ト線のレベルはレファレンスレベルVRに戻る。これら一
連の動作によって、選択された2m個のメモリセルのリフ
レッシュ動作が完了する。
ンプ活性化信号φＡによりセンスアンプが活性化される
と、初期ビット線間電位差ΔV1は（電源−接地）レベル
にまで増幅される。センス動作終了後、ワード線WL0の
レベルがローレベルに戻り、その後、ビット線プリチャ
ージバランス信号φＰが再びハイレベルとなると、ビッ
ト線のレベルはレファレンスレベルVRに戻る。これら一
連の動作によって、選択された2m個のメモリセルのリフ
レッシュ動作が完了する。
いま、待機時のビット線のレファレンスレベルVRをV
CC/2に設定すると、一度のリフレッシュ動作により、ビ
ット線充放電によって消費される電流は、（１）式で与
えられる。
CC/2に設定すると、一度のリフレッシュ動作により、ビ
ット線充放電によって消費される電流は、（１）式で与
えられる。
Ｉ＝2m・CD・VCC/（２・Tcyc） …（１） ここで、CDはビット線容量、Tcycはリフレッシュサイ
クル時間である。
クル時間である。
［発明が解決しようとする課題］ DRAMにおける消費電流の大半は（１）式で与えられる
ビット線での充放電電流によって占められる。（１）式
により明らかなように、消費電流は、ビット線容量C
Dと、同時に選択されるセンスアンプ台数2mに比例して
いる。従って、従来のメモリ装置では、メモリの大容量
化に伴うビット線対の増加に比例して消費電力が増大す
るという問題があった。
ビット線での充放電電流によって占められる。（１）式
により明らかなように、消費電流は、ビット線容量C
Dと、同時に選択されるセンスアンプ台数2mに比例して
いる。従って、従来のメモリ装置では、メモリの大容量
化に伴うビット線対の増加に比例して消費電力が増大す
るという問題があった。
［課題を解決するための手段］ 本発明による半導体メモリ装置は、複数のワード線
と、複数のビット線と、ワード線とビット線との交差す
る点に配置されているメモリセルと、前記ビット数をほ
ぼ等分にｎ分割（ｎ＝２、３、４、…）するようにして
各ビット線内に配置されたｎ−１個のトランスファゲー
トと、を有するものであって、メモリセルアレイは複数
のプレート上に分割されており、そして、同じアドレス
によって選択される異なるプレートに配置されているワ
ード線は、それぞれのプレートに属するセンスアンプか
らみて異なる分割位置のビット線部分に属するように構
成される。
と、複数のビット線と、ワード線とビット線との交差す
る点に配置されているメモリセルと、前記ビット数をほ
ぼ等分にｎ分割（ｎ＝２、３、４、…）するようにして
各ビット線内に配置されたｎ−１個のトランスファゲー
トと、を有するものであって、メモリセルアレイは複数
のプレート上に分割されており、そして、同じアドレス
によって選択される異なるプレートに配置されているワ
ード線は、それぞれのプレートに属するセンスアンプか
らみて異なる分割位置のビット線部分に属するように構
成される。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明一実施例のメモリセルアレイの構成図
である。同図において、1a、1bはプレート（１）とプレ
ート（２）、2a、2bはセンスアンプ群（１）とセンスア
ンプ群（２）、3a,3bは行デコーダ（１）と行デコーダ
（２）、WLx（ｘ＝０、…、2n−１）はワード線、BLy、
BLy′、▲▼、▲▼′（ｙ＝０、…、2m−
１）はビット線、MCはメモリセル、TGは各ビット線を等
分するように各ビット線のほぼ中央に配置されたトラン
スファゲートである。また、φＡはセンスアンプ活性化
信号、φＰはビット線プリチャージバランス信号、φTG
（１）、φTG（２）はトランスファゲート制御信号であ
る。
である。同図において、1a、1bはプレート（１）とプレ
ート（２）、2a、2bはセンスアンプ群（１）とセンスア
ンプ群（２）、3a,3bは行デコーダ（１）と行デコーダ
（２）、WLx（ｘ＝０、…、2n−１）はワード線、BLy、
BLy′、▲▼、▲▼′（ｙ＝０、…、2m−
１）はビット線、MCはメモリセル、TGは各ビット線を等
分するように各ビット線のほぼ中央に配置されたトラン
スファゲートである。また、φＡはセンスアンプ活性化
信号、φＰはビット線プリチャージバランス信号、φTG
（１）、φTG（２）はトランスファゲート制御信号であ
る。
本実施例においては、ビット線を２等分する位置にト
ランスファゲートが配置されているので、ワード線はｎ
本ずつの２群に分割されることになる。分割されたワー
ド線群はアドレスの若い方をＡ群、そうでない方を群と
してプレート（１）ではＡ群がセンスアンプ側に、プレ
ート（２）ではＢ群がセンスアンプ側に配置される。こ
のように構成すれば、例えばワード線WL0が選択された
場合、プレート（１）ではセンスアンプ近端のワード線
が活性化され、プレート（２）ではセンスアンプ遠端の
ワード線が活性化されることになる。
ランスファゲートが配置されているので、ワード線はｎ
本ずつの２群に分割されることになる。分割されたワー
ド線群はアドレスの若い方をＡ群、そうでない方を群と
してプレート（１）ではＡ群がセンスアンプ側に、プレ
ート（２）ではＢ群がセンスアンプ側に配置される。こ
のように構成すれば、例えばワード線WL0が選択された
場合、プレート（１）ではセンスアンプ近端のワード線
が活性化され、プレート（２）ではセンスアンプ遠端の
ワード線が活性化されることになる。
次に、第２図のタイミングチャートを参照して本実施
例回路の動作を説明する。
例回路の動作を説明する。
トランスファゲート制御信号φTG（１）、φTG（２）
は待機時には共にハイレベルを保持している。ここでア
イドレスストローブ信号▲▼が活性化されると、
まずビット線プリチャージバランス信号φＰがローレベ
ルとなる。次に、トランスファゲートTGにより一方のプ
レートのビット線が分離されるのであるが、Ａ群のワー
ド線が選択される場合にはφTG（１）が、Ｂ群のワード
線が選択される場合にはφTG（２）がローレベルに低下
される。いま、行デコーダ（１）、（２）よりワード線
WL0が選択されるものとすると、φTG（１）がローレべ
ルとなされ、φTG（２）はハイレベル状態に留まる。し
かる後、ワード線WL0がハイレベルとなると、選択され
たメモリセル情報がビット線に伝搬される。
は待機時には共にハイレベルを保持している。ここでア
イドレスストローブ信号▲▼が活性化されると、
まずビット線プリチャージバランス信号φＰがローレベ
ルとなる。次に、トランスファゲートTGにより一方のプ
レートのビット線が分離されるのであるが、Ａ群のワー
ド線が選択される場合にはφTG（１）が、Ｂ群のワード
線が選択される場合にはφTG（２）がローレベルに低下
される。いま、行デコーダ（１）、（２）よりワード線
WL0が選択されるものとすると、φTG（１）がローレべ
ルとなされ、φTG（２）はハイレベル状態に留まる。し
かる後、ワード線WL0がハイレベルとなると、選択され
たメモリセル情報がビット線に伝搬される。
ここで、WL0とBL0の交点に配置された黒丸のメモリセ
ルに注目してこのセルが“ロー”データを保持してお
り、ビット線プリチャージレベルがVRであるとすると、
プレート（１）ではビット線はトランスファゲートによ
り２分割されているため、ビット線容量は従来例の半分
となるので、ビット線間電位差ΔV2は、ΔV2＝２・ΔV1
となり、従来例に比べ２倍の電位差の信号を得ることが
できる。しかし、プレート（２）においてはトランスフ
ァゲートTGがオン状態にあるため、ビット線間電位差は
従来例と同様ΔV1である。
ルに注目してこのセルが“ロー”データを保持してお
り、ビット線プリチャージレベルがVRであるとすると、
プレート（１）ではビット線はトランスファゲートによ
り２分割されているため、ビット線容量は従来例の半分
となるので、ビット線間電位差ΔV2は、ΔV2＝２・ΔV1
となり、従来例に比べ２倍の電位差の信号を得ることが
できる。しかし、プレート（２）においてはトランスフ
ァゲートTGがオン状態にあるため、ビット線間電位差は
従来例と同様ΔV1である。
メモリセル情報がビット線に伝達された後、センスア
ンプ活性化信号φＡによりセンスアンプが活性化され、
ビット線間電位差は（電源−接地）レベルにまで増幅さ
れる。その後、ワード線WL0のレベルとセンスアンプ活
性化信号φＡがローレベルに復帰した後、ビット線プリ
チャージバランス信号φＰおよびトランスファゲート制
御信号φTG（１）が活性化し、ビット線のレベルは再び
プリチャージレベルVRとなる。これら一連の動作によっ
て選択された2m個のメモリセルに対するリフレッシュ動
作が完了する。いま、待機時のビット線プリチャージレ
ベルVRをVCC/2に設定すると、一度のリフレッシュ動作
により、ビット線充放電によって消費される電流は以下
のようになる。
ンプ活性化信号φＡによりセンスアンプが活性化され、
ビット線間電位差は（電源−接地）レベルにまで増幅さ
れる。その後、ワード線WL0のレベルとセンスアンプ活
性化信号φＡがローレベルに復帰した後、ビット線プリ
チャージバランス信号φＰおよびトランスファゲート制
御信号φTG（１）が活性化し、ビット線のレベルは再び
プリチャージレベルVRとなる。これら一連の動作によっ
て選択された2m個のメモリセルに対するリフレッシュ動
作が完了する。いま、待機時のビット線プリチャージレ
ベルVRをVCC/2に設定すると、一度のリフレッシュ動作
により、ビット線充放電によって消費される電流は以下
のようになる。
Ｉ＝（ｍ・CD＋ｍ・CD/2）VCC/（２・Tcyc） ＝3m・CD・VCC（４・Tcyc） よって、従来例に比べ、ビット線での消費電流を75％
に減少させることができる。
に減少させることができる。
第３図は本発明の他の実施例のメモリセルアレイ構成
図である。同図において、1a〜1dはプレート（１）乃至
プレート（４）、2a〜2dはセンスアンプ群（１）乃至セ
ンスアンプ群（４）、3a〜3dは行デコーダ（１）乃至行
デコーダ（４）である。
図である。同図において、1a〜1dはプレート（１）乃至
プレート（４）、2a〜2dはセンスアンプ群（１）乃至セ
ンスアンプ群（４）、3a〜3dは行デコーダ（１）乃至行
デコーダ（４）である。
本実施例においては、メモリセルアレイは４プレート
に分割されており、そして各プレート毎に各ビット線は
破線位置に配置されたトランスファゲートにより分割さ
れている。従って、ワード線も各プレートにおいて４つ
の群に分割されることになるが、ここで、それらの群を
アドレス順にＡ、Ｂ、ＣおよびＤ群とする。今、Ａ群の
ワード線が選択された場合を考えてみると、リフレッシ
ュサイクル時にはトランスファゲート制御信号φ
TG（１）ａ、φTG（２）ｂ、φTG（３）ｃがローレベル
となされるからビット線での消費電流を、従来例の （1/4＋2/4＋3/4＋4/4）／（４・4/4）＝62.5％ とすることができる。他の群のワード線が選択される場
合も同様である。
に分割されており、そして各プレート毎に各ビット線は
破線位置に配置されたトランスファゲートにより分割さ
れている。従って、ワード線も各プレートにおいて４つ
の群に分割されることになるが、ここで、それらの群を
アドレス順にＡ、Ｂ、ＣおよびＤ群とする。今、Ａ群の
ワード線が選択された場合を考えてみると、リフレッシ
ュサイクル時にはトランスファゲート制御信号φ
TG（１）ａ、φTG（２）ｂ、φTG（３）ｃがローレベル
となされるからビット線での消費電流を、従来例の （1/4＋2/4＋3/4＋4/4）／（４・4/4）＝62.5％ とすることができる。他の群のワード線が選択される場
合も同様である。
［発明の効果］ 以上説明したように、本発明は、ビット線内にトラン
スファゲートを配置しておき、メモリの動作時にメモリ
動作に関係しないビット線部分の一部をセンスアンプよ
り遮断するようにするようにしたものであるので、本発
明によれば、メモリ動作時にビット線の一部への充放電
を行わないで済ますことが可能となる。したがって、本
発明によれば、半導体メモリの消費電流の大半を占める
ビット線への充放電電流を削減することができ、消費電
力および発熱を抑制することができる。
スファゲートを配置しておき、メモリの動作時にメモリ
動作に関係しないビット線部分の一部をセンスアンプよ
り遮断するようにするようにしたものであるので、本発
明によれば、メモリ動作時にビット線の一部への充放電
を行わないで済ますことが可能となる。したがって、本
発明によれば、半導体メモリの消費電流の大半を占める
ビット線への充放電電流を削減することができ、消費電
力および発熱を抑制することができる。
第１図は、本発明の一実施例のメモリセルアレイ構成
図、第２図は、その動作を説明するためのタイミングチ
ャート、第３図は、本発明の他の実施例のメモリセルア
レイ構成図、第４図は従来のメモリセルアレイ構成図、
第５図は、従来例の動作を説明するためのタイミングチ
ャートである。 1a〜1d……プレート（１）〜プレート（４）、2a〜2d…
…センスアンプ（１）〜センスアンプ（４）、3a〜3d…
…行デコーダ（１）〜行デコーダ（４）、MC……メモリ
セル、TG……トランスファゲート、φＡ……センスアン
プ活性化信号、φＰ……ビット線プリチャージバランス
信号、φTG（ｚ）（ｚ＝１、２）、φTG（ｗ）ａ〜φTG
（ｗ）ｄ（ｗ＝１、２、３）……トランスファゲート制
御信号。
図、第２図は、その動作を説明するためのタイミングチ
ャート、第３図は、本発明の他の実施例のメモリセルア
レイ構成図、第４図は従来のメモリセルアレイ構成図、
第５図は、従来例の動作を説明するためのタイミングチ
ャートである。 1a〜1d……プレート（１）〜プレート（４）、2a〜2d…
…センスアンプ（１）〜センスアンプ（４）、3a〜3d…
…行デコーダ（１）〜行デコーダ（４）、MC……メモリ
セル、TG……トランスファゲート、φＡ……センスアン
プ活性化信号、φＰ……ビット線プリチャージバランス
信号、φTG（ｚ）（ｚ＝１、２）、φTG（ｗ）ａ〜φTG
（ｗ）ｄ（ｗ＝１、２、３）……トランスファゲート制
御信号。
Claims (1)
- 【請求項１】複数のセンスアンプと、各センスアンプに
接続されている一対のビット線と、各ビット線と交差し
て配置されているワード線と、ビット線とワード線との
交差する位置に配置されているメモリセルと、前記各ビ
ット線をほぼ等分にｎ分割（ｎ＝２、３、４、…）する
ようにして各ビット線内に（ｎ−１）個ずつ配置されて
いるトランスファゲートと、を備えたメモリブロックを
複数個有する半導体メモリ装置において、 異なったメモリブロック間においては、それぞれのメモ
リブロックに属する同一のアドレス信号によって選択さ
れるワード線が、それぞれのメモリブロックに属するセ
ンスアンプからみて異なるビット線分割単位に属してい
ることを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305384A JP2630059B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体メモリ装置 |
| KR1019910019965A KR960009946B1 (ko) | 1990-11-09 | 1991-11-09 | 반도체 메모리 디바이스 |
| EP91310378A EP0485239B1 (en) | 1990-11-09 | 1991-11-11 | Semiconductor memory device |
| DE69125339T DE69125339T2 (de) | 1990-11-09 | 1991-11-11 | Halbleiterspeicheranordnung |
| US07/789,885 US5267215A (en) | 1990-11-09 | 1991-11-12 | Semiconductor memory device with transfer gates arranged to subdivide bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305384A JP2630059B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177692A JPH04177692A (ja) | 1992-06-24 |
| JP2630059B2 true JP2630059B2 (ja) | 1997-07-16 |
Family
ID=17944475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305384A Expired - Fee Related JP2630059B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5267215A (ja) |
| EP (1) | EP0485239B1 (ja) |
| JP (1) | JP2630059B2 (ja) |
| KR (1) | KR960009946B1 (ja) |
| DE (1) | DE69125339T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3358030B2 (ja) * | 1993-01-22 | 2002-12-16 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置及びその初期化方法 |
| JP2600597B2 (ja) * | 1993-12-06 | 1997-04-16 | 日本電気株式会社 | 情報伝播用ダイナミック回路 |
| US5424997A (en) * | 1994-03-15 | 1995-06-13 | National Semiconductor Corporation | Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof |
| US5623450A (en) * | 1995-09-08 | 1997-04-22 | International Business Machines Corporation | Conditional recharge for dynamic logic |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US6246630B1 (en) | 1998-02-02 | 2001-06-12 | International Business Machines Corporation | Intra-unit column address increment system for memory |
| US6038634A (en) * | 1998-02-02 | 2000-03-14 | International Business Machines Corporation | Intra-unit block addressing system for memory |
| US6118726A (en) * | 1998-02-02 | 2000-09-12 | International Business Machines Corporation | Shared row decoder |
| US6002275A (en) * | 1998-02-02 | 1999-12-14 | International Business Machines Corporation | Single ended read write drive for memory |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US8190808B2 (en) | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
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