KR930013999A - 그래픽 콘트롤러의 블록별 레지스터 제어회로 - Google Patents

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KR930013999A
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KR1019910026027A
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신원균
김대현
홍종혁
Original Assignee
정몽헌
현대전자산업 주식회사
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Abstract

본 발명은 제어가능한 블록수를 대폭 확장시킬 수 있는 그래픽 콘트롤러의 블록별 레지스터 제어회로에 관한 것으로 기존에는 각각의 레지스터를 제어하기 위해 매번 인덱스 레지스터에 제어할 레지스터의 어드레스에 해당하는 포인터 값을 라이트 해야 하는 문제가 있어 발명에서는 인덱스 레지스터와 레지스터 블록, 인덱스 레지스터의 각 비트값을 입력값으로 하는 디코더등을 구비하여 제어 가능한 블록의 수를 대폭 확장함으로써 기존의 문제를 개선시킨 것이다.

Description

그래픽 콘트롤러의 블록별 레지스터 제어회로.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 1개의 인덱스 레지스터를 사용한 블록별 레지스터 제어블록도,
제4도는 본 발명 n×2n디코더를 이용한 블록별 레지스터 제어블록도.

Claims (2)

  1. m×n디코더의 출력중 어느 하나가 인덱스 레지스터(1)에 인가되도록 하고 인덱스 레지스터(1)의 출력으로 레지스터 블록(2)중의 어느 하나가 칩 인에이블되도록 함으로써 (n-1)×n개의 레지스터 블록을 칩인에이블시킬 수 있도록 확장시킴으로 특징으로 하는 그래픽 콘트롤러의 블록별 레지스터 제어회로.
  2. 제1항에 있어서 인덱스 레지스터(1)와 레지스터 블록(2)사이에 인덱스 레지스터비트에 해당하는 n×2n디코더(3)를 구비하여 상기 n×2n디코더(3)의 출력을 각 레지스터 블록의 칩 인에이블로 사용하게 하여 제어가능한 레지스터의 블록이 2n개로 확장되게 함을 특징으로 하는 그래픽 콘트롤러의 블록별 레지스터 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910026027A 1991-12-31 1991-12-31 그래픽 콘트롤러의 블록별 레지스터 제어회로 KR930013999A (ko)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719818A (en) * 1996-04-18 1998-02-17 Waferscale Integration Inc. Row decoder having triple transistor word line drivers
US6055203A (en) * 1997-11-19 2000-04-25 Waferscale Integration Row decoder
US6188411B1 (en) 1998-07-02 2001-02-13 Neomagic Corp. Closed-loop reading of index registers using wide read and narrow write for multi-threaded system
WO2000004484A2 (en) * 1998-07-17 2000-01-27 Intergraph Corporation Wide instruction word graphics processor
US6314486B1 (en) * 1999-10-15 2001-11-06 Sun Microsystems, Inc. Data transfer with JTAG controller using index register to specipy one of several control/status registers for access in read and write operations with data register
US6795367B1 (en) * 2000-05-16 2004-09-21 Micron Technology, Inc. Layout technique for address signal lines in decoders including stitched blocks
DE60130836T2 (de) * 2000-06-12 2008-07-17 Broadcom Corp., Irvine Architektur und Verfahren zur Kontextumschaltung
KR100652224B1 (ko) 2000-12-26 2006-11-30 엘지노텔 주식회사 보드간 상태정보 교환 장치
US6741257B1 (en) 2003-01-20 2004-05-25 Neomagic Corp. Graphics engine command FIFO for programming multiple registers using a mapping index with register offsets
US7124259B2 (en) * 2004-05-03 2006-10-17 Sony Computer Entertainment Inc. Methods and apparatus for indexed register access

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
US4723228B1 (en) * 1983-08-31 1998-04-21 Texas Instruments Inc Memory decoding circuitry
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
JPS63163937A (ja) * 1986-12-26 1988-07-07 Minolta Camera Co Ltd メモリ制御装置
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
US4961172A (en) * 1988-08-11 1990-10-02 Waferscale Integration, Inc. Decoder for a memory address bus
US4984213A (en) * 1989-02-21 1991-01-08 Compaq Computer Corporation Memory block address determination circuit
US5036493A (en) * 1990-03-15 1991-07-30 Digital Equipment Corporation System and method for reducing power usage by multiple memory modules
US5282172A (en) * 1991-02-22 1994-01-25 Vlsi Technology, Inc. Look-ahead circuit for fast decode of bankselect signals in EMS systems
US5319606A (en) * 1992-12-14 1994-06-07 International Business Machines Corporation Blocked flash write in dynamic RAM devices

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