JPH0226063A - トレンチ・トランジスタ構造体及びその製造方法 - Google Patents

トレンチ・トランジスタ構造体及びその製造方法

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JPH0226063A
JPH0226063A JP1093258A JP9325889A JPH0226063A JP H0226063 A JPH0226063 A JP H0226063A JP 1093258 A JP1093258 A JP 1093258A JP 9325889 A JP9325889 A JP 9325889A JP H0226063 A JPH0226063 A JP H0226063A
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gate
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ビハン・ダバリ
Wei Hwang
ウエイ・ハワング
Nicky Chau-Chun Lu
ニツキイ・チヤウ‐チユ・ル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、相補型金属酸化膜半導体（０ＭＯ８）の製造
方法及びデバイスに関し、具体的には、集積回路用縦型
トレンチＣＭＯＳデバイスの製造及び構造に関する。
Ｂ、従来技術 １９８７年６月２日付けでスナミ等に授与された、「縦
型チャンネルＦＥＴを有する相補型ＭＯ８集積回路（Ｃ
ｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ　Ｉｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔｓ　Ｈａｖｉｎｇ　Ｖｅｒｔｉｃａ
ｌ　Ｃ）＋ａｎｎｅｌ　ＦＥＴ５）　Ｊと題する米国特
許第４８７０７６８号明細書は、ゲート金属がグループ
中に垂直に配置された垂直チャンネルを備える、０ＭＯ
８を記載している。
より詳しくは、半導体基板または絶縁基板上に形成した
半導体層上に設けられ、絶縁体領域を間に挟んで互いに
向かい合っている、第１及び第２の突き出した極の形の
半導体領域と、第１の半導体領域に設けられたｐチャン
ネルＦＥＴと、第２の半導体領域に設けられたｎチャン
ネルＦＥＴとからなる半導体集積回路が記載されている
。これらのＦＥＴは、半導体領域の頂部及び底部にソー
ス領域及びドレイン領域を有し、半導体領域の両側面に
ゲート電極を有する。突き出した極の形の半導体領域相
互間の絶縁体領域は、さらにゲート電極及びゲート絶縁
膜としても用いられる。
１９８３年１月１０日発行のフルムラの、「縦型円筒状
ＭＯ８電界効果トランジスタ（ＶｅｒｔｉｃａｌＣｙｌ
ｉｎｄｒｉｃａｌ　ＭＯＳ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ
　Ｔｒａｎｓｉｓｔｏｒ）　Ｊと題する特開昭５８−３
２８７号明細書には、垂直チャンネルを有するＵ−ＭＯ
８電界効果トランジスタが示されている。より詳しくは
、ＭＯ８電界効果トランジスタの集積度を改善し、かつ
ゲート電極を埋め込んだ垂直中空円筒形絶縁層の端面に
ソース領域及びドレイン領域を形成する扁平構造を形成
するため、外表面に接するまたはその上方に形成された
ドレインまたはソースとなる、垂直中空円筒形の絶縁層
が底部領域に続けて形成される。
１９８２年３月１６日付けでジャムホトカー（Ｊａｍｂ
ｏｔｋａｒ）に授与された、「ポリシリコン・ベース接
点を有する高性能バイポーラ・トランジスタの製作方法
（Ｍｅｔｈｏｄ　ｏｆ　Ｍａｋｉｎｇ　ＨｉｇｈＰｅｒ
ｆｏｒｍａｎｃｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔ
ｏｒ　ＷｉｔｈＰｏｌｙｓｉｌｉｃｏｎ　Ｂａ５ｅ　Ｃ
ｏｎｔａｃｔｓ）　Ｊと題する米国特許第４３１９９３
２号明細書には、付着させたポリシリコン層から基板を
ドーピングするステップが示されている。エミッタ、真
性ベース、及び盛り上がったサブコレクタ領域を形成す
るのに用いる拡散用またはイオン導入用ウィンドウに関
して自己整合したポリシリコン・ベース接点の使用によ
り、バイポーラ・トランジスタが形成、される。
ポリシリコンは、その下に外因性ベース領域を形成する
ための自己整合性の不純物供給源として働き、かつ、二
酸化シリコンをその表面上に拡散用またはイオン導入用
ウィンドウの側壁に沿ってコートさせた後、マスクとし
て働く。方向性反応性イオン・エッチングを用いて、側
壁に沿わせながら、二酸化シリコン中にウィンドウを形
成する。たとえば、イオン導入を使って、ウィンドウを
貫いて、エミッタ、真性ベース、及び盛り上がったサブ
コレクタ領域を作成することができる。二酸化シリコン
を絶縁体として使って、エミッタ接点をポリシリコンか
ら分離する。
１９８５年６月１８日付けでナガクボ等に授与された、
「半導体デバイスの製造方法（ＭｅｔｈｏｄＦｏｒ　Ｍ
ａｎｕｆａｃｔｕｒｉｎｇ　ａ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ　Ｄｅｖｉｃｅ）Ｊと題する米国特許第４５２３
３８９号明細書は、トレンチを画定するのに使用される
側壁層を形成するステップを含む方法を示している。具
体的には、その製造方法は、半導体基板の１つの主要表
面の所望部分を露出させるための開口を有する第１のマ
スク部材を形成するステップ、第１マスク部材の開口を
通し半導体基板と同じ導電型の不純物をドープして、半
導体基板の表面層に高濃度の不純物領域を形成するステ
ップ、第１のマスク部材はそのままにしておいて第２の
マスク部材を第１のマスク部材の開口の側面上に形成す
るステップ、第１及び第２のマスク部材を使って選択的
に半導体基板をエツチングすることによりグループを形
成し、同時に少なくともグループの側面に高濃度の不純
物領域を残しておくステップ、及び絶縁分離材をグルー
プ中に埋め込むステップから成る。
ＦＥＴ、ＣＭＯ８１Ｖ字形グループ、トレンチの分野に
関連する他の特許には、下記のものがある。
１９８５年４月９日付けでトール（Ｔａｕｒ）に授与さ
れた、ｒｃＭＯ８構造を製作するための単一マスク法（
Ｓｉｎｇｌｅ　Ｍａｓｋ　Ｐｒｏｃｅｓｓ　ＦｏｒＦａ
ｂｒｉｃａｔｉｎｇ　ＣＭＯＳ　５ｔｒｕｃｔｕｒｅ）
　Ｊと題する米国特許第４５０９９９１号。
１９８５年５月２１日付けでカー７（Ｋｈａｎ　）等に
授与された、「ＣＭＯ８集積回路を製作するための２重
ポリシリコン法（Ｄｏｕｂｌｅ　Ｐｏ１ｙｓｉｌｉｃｏ
ｎＰｒｏｃｅｓｓ　Ｆｏｒ　Ｆａｂｒｉｃａｔｉｎｇ　
ＣＭＯＳ　ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）　
Ｊと題する米国特許第４５１７７３１号。
１９８４年６月２６日付けでイワイに授与された、「自
己整合性Ｕ−ＭＯ８半導体デバイスの製作方法（Ｍｅｔ
ｈｏｄ　ｏｆ　Ｍａｎｕｆａｃｔｕｒｉｎｇ　ａＳｅｌ
ｆ−Ａｌｉｇｎｅｄ　Ｕ−ＭＯＳ　Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ　Ｄｅｖｉｃｅ）　Ｊと題する米国特許第４４
５５７４０号。
１９８５年９月１０日付けでシュラテン（Ｓｃｈｕｔｔ
ｅｎ　）等に授与された、「基板基準シールド付き両方
向電力Ｆ　Ｅ　Ｔ　（Ｂｉｄｉｒｅｃｔｉｏｎａｌ　Ｐ
ｏｗｅｒＦＥＴ　ｗｉｔｈ　５ｕｂｓｔｒａｔｅ−Ｒｅ
ｆｅｒｅｎｃｅｄ　５ｈｉｅｌｄ）　Ｊと題する米国特
許第４５４１００１号。
１９８４年６月１９日付けでジロイ（Ｊｏｙ）等に授与
された、［高密度集積回路の絶縁分離（Ｉｓｏｌａｔｉ
ｏｎ　ｆｏｒ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｉｎｔｅｇ
ｒａｔｅｄＣｉｒｃｕｉｔｓ）　Ｊと題する米国特許第
４４５４６４７号。
１９７５年７月１日付けでオギウエに授与された、「絶
縁基板上の相補型ＭＯ３集積回路デバイス　（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ　　ＭＯＳ　　Ｉｎｔｅｇｒａｔｅ
ｄ　　Ｃ１ｒｃｕｉｔＤｅｖｉｃｅ　ｏｎ　Ｉｎｓｕｌ
ａｔｉｎｇ　５ｕｂｓｔｒａｔｅ）　Ｊと題する米国特
許第３８９３１５５号。
１９７８年１２月２６日付けでオウヤン（Ｏｕｙａｎｇ
　）に授与された、「短チャンネル・Ｖ字形グループ相
補型ＭＯＳデバイス（Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ　Ｖ
−Ｇｒｏｏｖｅ　Ｃｏｍｐｌｅ＋＊ｅｎｔａｒｙ　）Ｉ
Ｑｓ　Ｄｅｖｉｃｅ）　Ｊと題する米国特許第４１３１
９０７号。
Ｃ０開示の概要 本発明の目的は、縦型トレンチ・ストラッピング・トラ
ンジスタ（この語句の内容については後に説明するので
、本明細書を通じて明らかになる。）を用いて縦型ＣＭ
ＯＳデバイスの埋込みソースにバイアスをかける、集積
された自己整合ＣＭＯＳトレンチ・トランジスタの構造
及び製造方法を提供することにある。
本発明のもう１つの目的は、高密度ＶＬＳ　Ｉ用の集積
化されたトレンチ・トランジスタ・デバイスの構造及び
製造方法を提供することにある。
本発明のもう１つの目的は、シリコン表面とＵグループ
の下の埋込みソース接合との間のＵグループ表面に縦型
トランジスタを備える、３次元集積トランジスタ構造を
提供することにある。
本発明のもう１つの目的は、シリコン表面及び相互接続
層上に、所定の接点及び相互接続層を覆って、自己整合
した接点接続を形成する自己整合シリサイド層を設ける
ための改良された製造方法を提供することにある。
本発明のもう１つの目的は、側壁スペーサ技術を用いて
ゲートとドレイン接合の間の結合静電容景を小さくする
、改良された製造方法を提供することにある。
本発明のもう１つの目的は、ゲート段を形成した後、い
くつかの相互接続メタラージの補足段を容易に追加でき
る、平坦な微細形状構造を実現するための、改良された
製造方法を提供することにある。
本発明のもう１つの目的は、ドレイン接合用の接触域が
１つだけ必要で、その他のゲート及びソース接点が同じ
区域に含まれる、縦型トランジスタの製造方法を提供す
ることにある。
本発明のもう１つの目的は、埋込み接合を共通ソースと
して用いるレイアウト法を提供することにある。
本発明のもう１つの目的は、インバータ回路として使用
できる、縦型ストラッピング・トランジスタと縦型ＣＭ
Ｏ８）ランジスタの組合せを提供することにある。
本発明のもう１つの目的は、ＮＯＲゲートとして使用で
きる、縦型ストラッピング・トランジスタと縦型ＣＭＯ
８）ランジスタの組合せを提供することにある。
本発明のもう１つの目的は、ＮＡＮＤゲートとして使用
できる、縦型ストラッピング・トランジスタと縦型ＣＭ
Ｏ８Ｉ−ランジスタの組合せを提供することにある。
本発明のもう１つの目的は、縦型ＣＭＯ８）ランジスタ
の交互嵌合レイアウトを提供することにある。
Ｄ、実施例 現在のＶＬＳＩ技術では、３次元能動デバイスが著しい
利点を示している。第１図に、集積化された自己整合ト
レンチ・トランジスタ技術の新しい構造を示す。「スト
ラッピング・トランジスタ」と呼ばれる縦型トレンチ・
トランジスタを使用して縦型トランジスタの共通埋込み
ソースにバイアスをかけることも示されている。この新
コンセプトのトレンチＣＭＯＳデバイス及び縦型「スト
ラッピング・トランジスタ」の断面図を第１図に示し、
第１図の構造の平面図を第２図に示す。埋込みソース接
合の上面に、浅いトレンチ・トランジスタ及びストラッ
ピング・トレンチ・トランジスタが設けられている。こ
の構造は、集積回路技術で、埋込み接合のバイアス印加
における柔軟性という利点を与える。基板を共通端子と
して使うための回路レイアウト設計はもはや必要でない
。縦型トランジスタ及びＣＭＯＳデバイスを用いた交互
嵌合レイアウト技法が、うまく実現できる。この技法は
、回路レイアウト設計に対して高いバッキング密度をも
たらす。
より具体的に述べると、第１図に示した実施例は基板１
０を含む。第１図の構造を、特定の導電型について説明
することにする。たとえば、基板１０はｐ＋型である。
ただし、当業者なら承知の通り、ｐｌｎ及び信号の極性
が他の実施例では異なっていてもよい。
ｐ−エピタキシャル層１２が、基板１０上に成長させて
あり、ｎウェル１４、ｎ＋ソース１６、ｐ”ソース１８
の各領域を含んでいる。浅いトレンチ２０及び２２が、
エピタキシャル層１２中に配置してあり、トレンチＣＭ
ＯＳゲートをもたらすｎ＋ポリシリコン５８またはタン
グステン６２などの金属を含んでいる。ゲート・コンタ
クト領域２４は、トレンチ２０及び２２と、トレンチ２
０及び２２中のｎ＋ポリシリコン５８または金属６２を
接続する。トレンチ２０及び２２中のｎ＋ポリシリコン
５８または金属８２は、ゲートのトレンチ壁土の薄い二
酸化シリコン層２６により分離されている。ｐ＋ドレイ
ン領域２８は、充填トレンチ・ゲート素子２４及びｐ＋
ソース領域１８と共に、縦型ｐチャンネル（ＰＭＯ８）
）レンチ・トランジスタを形成する。
同様に、ｎ＋ドレイン領域３０は、充填トレンチ・ゲー
ト素子２４及びｎ＋ソース１６と共に、縦型ｎチャンネ
ル（ＮＭＯ８））レンチ・トランジスタを形成する。Ｐ
ＭＯ８及びＮＭＯＳトレンチ・トランジスタは、エピタ
キシャル層１２の上部に配置されている浅いトレンチ絶
縁領域３４及び酸化物Ｊｉ１３８によって分離されてい
る。
ＰＭＯ８及びＮＭＯＳトレンチ・トランジスタの重要な
特徴は、窒化シリコン・スペーサ領域３６と、隣り合っ
たドレイン領域２８及び３０の自己整合特性である。
第１図の構造は、さらに、縦型トレンチ・ストラッピン
グ・トランジスタ４０及び４２を含んでいる。縦型トレ
ンチ・トランジスタ４０は、ｐ＋ソース領域１８まで延
びる、ｎ”″ポリシリコン５８またはタングステン６２
などの金属で充填した垂直トレンチ４４を含んでいる。
トレンチ４４は、薄いゲート酸化物４６で内張すされて
いる。ストラッピング・トランジスタ４０は、充填トレ
ンチ・ゲート素子４４及びｐ＋ソース領域１８と共にｐ
４″ドレイン領域４８を含み、さらに窒化物スペーサ３
８及び浅いトレンチ分離領域３４も含む、縦型ＰＭＯＳ
トレンチ・トランジスタである。ストラッピング・トラ
ンジスタ４２は、ｎ“ソース領域１６まで延びるｎ＋ポ
リシリコン５８またはタングステン６２などの金属で充
填されたトレンチ・ゲート素子５０と共にｎ＋ドレイン
領域３０を含む縦型ＮＭＯ３）レンチ・トランジスタで
ある。トレンチ５０は、薄いゲート酸化物４６で内張す
されている。ストラッピング・トランジスタ４２は、さ
らに、窒化物スペーサ３６及び浅いトレンチ分離領域３
４を含んでいる。
縦型ｎ及びｐチャンネルＭＯ８電界効果トランジスタ（
ＮＭＯ８及びＰＭＯ８）を製作するための新規な工程順
序は、次のようなステップで記述される。
（ステップ１）ｐ＋ドープ基板１０上にｐ−ドープ単結
晶シリコン膜１２をエピタキシャル成長させる。エピタ
キシャル層１２上にバッド５ｉＯ３１５と５ｉ３Ｎ４１
７の複合層１３を形成する。適切なりソグラフィ及びフ
ォトレジスト工程の後、フォトレジスト層にｎウェルを
形成すべき領域を露出させるための開口をあける。次い
で、基板上のＳｉＯ２とＳｉ３Ｎ４との複合層を通じて
ｎ型ドーパントを導入し、後退ｎウェル１４領域を形成
する。ｎウェル領域の外側のフォトレジストが、ｎ型注
入をブロックする。フォトレジストを除去後、短時間の
熱サイクルによって、ｐ″エピタキシャル層１２中にｎ
型ドーパントを押し込む（第３図）。
（ステップ２）エピタキシャル層１２上にＳ　ｉ　０２
２５と５ｉ３Ｎ４２７の複合層を形成する。
適当なリソグラフィ及びフォトレジスト・ステップの後
に、ｎウェル表面上のＳｉＯ２とＳｉ３Ｎ＜−の複合層
を介してｐ型ドーパントを導入し、ｐ“埋込み接合領域
工８を形成する。次いで、Ｓ　ｉ　０２とＳ　ｉ３Ｎ、
の複合層を除去する。ｐ“埋込み接合領域１８は、縦型
ｐチャンネル（ＰＭＯ８）トレンチ・トランジスタの共
通ｐ“ソース接合として形成される（第４図）。次に、
適当なリソグラフィ及びフォトレジスト・ステップの後
、ｎウェル領域外側表面上のＳｉｏ２とＳｉ３Ｎ４の複
合層を介してｎ型ドーパントを導入し、ｎ１埋込み接合
領域１６を形成する。次いで、ＳｉＯ２及びＳｉ３Ｎ４
の複合層を除去する。ｎ１埋込み接合領域１６は、縦型
ｎチャンネル（ＮＭＯ８））レンチ・トランジスタの共
通ｎ＋ソース接合として形成される（第５図）。
（ステップ３）基板上にバッドＳｉＯ２と５ｔ３Ｎ＋の
複合層を形成する。適当なリソグラフィ及びフォトレジ
スト・ステップの後、基板表面上のＳｉｏ２とＳｉ３Ｎ
４の複合層を介して、ｐ型フィールド・ドーパントを導
入する。適当なリソグラフィとフォトレジストのステッ
プ後、残っている複合層をマスクとして使って、反応性
イオン・エッチングにより、浅いトレンチ分離域３４を
基板１０中にエツチングする。浅いトレンチ分離（アイ
ソレージロン）域３４の表面上に薄い酸化物を成長させ
、続いて、薄い酸化物層を付着させて浅いトレンチ分離
域を充填し、平坦化して、酸化物分離域３４と基板表面
の間に共通する平坦面状の表面を形成する（第６図）。
（ステップ５）エピタキシャル層１２上にパッドＳｉＯ
２とＳｉ３Ｎ４の複合層を形成する。適当なりソグラフ
ィ及びフォトレジスト・ステップの後、ｎウェル表面上
のＳ　ｉ　０２とＳｉ３Ｎ、の複合層を介して中間ｎ型
ドーパントを導入し、埋込みｐチャンネル閾値制御領域
５６を形成する。次に、適当なリソグラフィ及びフォト
レジスト・ステップの後、ｎウェル領域外側表面上のＳ
ｉＯ２とＳｉ３Ｎ、の複合層を介して中間ｎ型ドーパン
トを導入して、埋込みｎチャンネル閾値制御領域５４を
形成する。次いで、ＳｉＯ２とＳｉ３Ｎ４の複合層を除
去する（第７図）。
（ステップ６）エピタキシャル層１２の表面上ニ薄イ軽
い（低濃度）ドープ・ポリシリコン層６６を付着させる
。次いで、ポリシリコン層６６上にＳｉＯ２とＳｉ３Ｎ
＋の複合層を形成する。適当なりソグラフィ及びフォト
レジスト・ステップの後、ｎウェル表面上のＳｉＯ２と
Ｓｉ３Ｎ４の複合層を介してｎ型ドーパントを導入して
、ｐ＋ドープ・ポリシリコンロ０の自己整合接触領域を
形成する。
次に、適当なリソグラフィ及びフォトレジスト・ステッ
プの後、ｎウェル領域外側表面上の８１０２とＳｉ３Ｎ
＋を介してｎ型ドーパントを導入して、ｎ＋ドープ・ポ
リシリコン５８の自己整合接触領域を形成する。次いで
、ＳｉＯ２とＳｉ３Ｎ＋の複合層を除去する（第８図）
。
（ステップ７）エピタキシャル層１２及びポリシリコン
層６６の表面上に薄い金属膜（チタンなどのシリサイド
）を付着させる。適正な熱処理を施して、露出ポリシリ
コン域の上に金属ケイ化物（ケイ化チタンなどのシリサ
イド）を形成させる。
次いで、酸素中で適切な温度で一定時間加熱することに
より、残っている未反応金属（チタン）膜を酸化する。
エッチ・ストップとして働くことのできる厚い金属酸化
物（酸化チタン）が形成される。次に、基板１０の表面
上に厚いＣＶＤ酸化シリコ７層３８をブランケット被覆
する（第９図）。
（ステップ８）適当なリソグラフィ・ステップの後、酸
化シリコン層３８中に開口をあける。次いで、残ってい
る酸化シリコン層３８をマスクとして使って、２段の異
なる反応性イオン・エッチング（ＲＩＥ）ステップによ
りケイ化物６１とポリシリコン層５８及び６０中にゲー
ト開口域１９をエツチングする（第１０図）。
（ステップ９）基板表面上に窒化シリコン層を化学的に
付着させる。適正な処理で、反応性イオン・エッチング
窒化物により、側壁窒化シリコン・スペーサ３６を形成
する（第１１図）。
（ステップ１０）次いで、側壁窒化物スペーサをマスク
として使って反応性イオン・エッチングにより基板１０
中に浅いトレンチをエツチングして、縦型トランジスタ
領域２０．２２．４０．４２を形成する。この浅いトレ
ンチの深さは、埋込みソース領域に接続するように設計
する（第１２図）。
（ステップ１１）浅いトレンチの垂直壁面上及び他の領
域上に薄いゲート酸化物を成長させる。
薄いｎ＋及びｐ＋ポリシリコンの拡散性が高いため、こ
の高温サイクルにより、縦型ｎチャンネル及びｐチャン
ネル・トランジスタの自己整合ドレイン接合が自動的に
形成される（第１３図）。このリーチ・スルー・トレン
チの薄いゲート酸゛化膜は、トレンチ・トランジスタの
トランスファ・ゲート酸化膜として働（。
（ステップ１２）浅いトレンチをＣＶＤｎ＋ポリシリコ
ンまたは金属（タングステンなど）で充填し゛、化学的
機械的研磨を行ない、パターン付けして、トランスファ
・ゲート及び接点（コンタクト）を形成する。チップ製
作手順を完了させるための残りの製造工程は、標準的な
０ＭＯ８技術と同じである。トレンチＣＭＯＳデバイス
及びストラッピング・トランジスタの最終的構造の断面
図を、第１図に示す。プレーナ・トランジスタを製作し
て、縦型トランジスタと合体させることもできることに
留意されたい。こうすると、プレーナ・トランジスタを
性能面に重点を置いた回路に使用できる。また、縦型ト
ランジスタを密度の面あるいはピッチ制限の面に重点を
置いた回路に用いることが好ましい。
ストラッピング・トランジスタ４０及び４２の機能は、
縦型トランジスタの埋込みソース領域に電源電圧を入力
することである。
次に、集積トレンチ・トランジスタ技術の具体的な応用
例及び実施例における利点について説明する。
トレンチＣＭＯＳインバータの設計：第１４図は、縦型
ＣＭＯＳインバータ・セットの１例である。第１４図に
は、本発明の縦型ＣＭＯＳデバイスのインバータとして
の応用例が示されている。
電源を段階的に上げるとき、ｖｏｏ電源が、ハードワイ
ヤを介してストラッピング・トランジスタ４０．４２の
ゲート及びドレインに供給される。この場合、プレーナ
・トランジスタを使ったとすると、電圧は、インバータ
連鎖を介しても供給される。その結果、両方のストラッ
ピング・トランジスタがオンとなって、ｖＤＤ及び接地
電位が埋込みソース領域に供給できるようになる。この
インバータの断面図及び配置図をそれぞれ第１５図及び
第１θ図に示す。簡単のため、この断面図ではラインの
前端だけを示しである。ＮＭＯ８はドライバとして働き
、２ＭＯ８は負荷として働（。２個のＭＯＳＦＥＴは、
ドレインを互いにつないで直列になっており、このノー
ドから出力が取り出されて次段に供給される。２つのゲ
ートが接続され、入力が共通ゲートに印加される。ＮＭ
Ｏ８及び２ＭＯ８の埋込みソース１６及び１８が、それ
ぞれ２つの異なるストラッピング・トランジスタを介し
て、電源側及び接地側に接続されている。レイアウト面
積の減少が、はっきり示されている。
トレンチＣＭＯ８ＮＯＲ及びＮＡＮＤゲートの設計：Ｎ
ＭＯＳドライバを並列に接続し、２ＭＯ８負荷を直列に
接続することにより、縦型ＣＭＯ８ＮＯＲゲートが得ら
れる。ＮＭＯＳドライバを直列に接続し、対応する２Ｍ
Ｏ８負荷を並列に配置することにより、縦型ＣＭＯ８Ｎ
ＡＮＤゲートが得られる。ＮＯＲ／ＮＡＮＤゲートの組
合せ構成を、第１７図に示す。このゲートの断面図及び
配置図を、それぞれ第１８図及び第１９図に示す。２種
類の埋込み接合が存在する。第１のものは、２個の縦型
トランジスタの内部接続アイランド１７及び１９として
働き、その電位レベルは浮動状態のままである。第２の
ものは、縦型トランジスタの共通ソース１８及び１８と
して働き、「ストラッピング・トランジスタ」を介して
外界に接続される。各ストラッピング・トランジスタ（
ＮＭＯ８及び２ＭＯ８）のバイアス印加条件を、第１８
図及び第１９図に示す。
縦型交互嵌合レイアウトの設計：縦型トランジスタの有
効チャンネル長さは、エピタキシャル層の厚さから浅い
ドレイン接合の深さを差し引くことによって決定される
。サイズのかなり大きな縦型ＭＯ８）ランジスタの場合
、この新しい交互嵌合レイアウト法を使用すべきである
。
Ｗ／Ｌの比がかなり大きな縦型トランジスタの１典型例
の回路図を、その断面図及び平面図（第２１図及び第２
２図）と共に、第２０図に示す。
この場合も、埋込みソース接合の上面にストラッピング
・トランジスタを設け、任意の制御可能な電圧レベルま
でバイアスをかける。能動トランジスタのゲートを垂直
方向に折り重ね、能動トランジスタのドレインを同じ上
面ドレイン接合と共用させる。各ドレイン領域相互間の
分離領域はすべて省略しである。この方法は、トランジ
スタ面積の減少、実装密度の増大、及び回路レイアウト
設計の柔軟性という利点をもたらす。
こうして、フリップ・フロップ、レジスタ、デコーダ、
スタチックＲＡＭセルなど、広範な論理機能及び記憶機
能を実行するために、集積縦型ＣＭＯ８）ランジスタが
利用できる。
Ｅ０発明の効果 上述のように本発明によれば、高密度ＶＬＳＩ用のトレ
ンチ・トランジスタ構造体及びその製造方法を提供でき
る。
【図面の簡単な説明】
第１図は、本発明の原理によるトレンチ・トランジスタ
０ＭＯ８構造の１実施例の概略縦断面図である。 第２図は、第１図のトレンチ・トランジスタ０ＭＯ８構
造の概略水平断面図である。第３図ないし第１３図は、
本発明の製造方法を用いた、第１図及び第２図のトレン
チ・トランジスタＣＭＯＳ構造の製造過程における様々
な段階を示す概略断面図である。 第１４図は、インバータとして用いた本発明のトレンチ
・トランジスタ０ＭＯ８構造の概略回路図である。 第１５図及び１６図は、第１４図のインバータ回路の概
略縦断面図及び概略平面図である。 第１７図は、ＮＯＲ／ＮＡＮＤ組合せゲートとして用い
た本発明のトレンチ・トランジスタ０ＭＯ８構造の概略
回路図である。 第１８図及び第１９図は、第１７図のインバータ回路の
概略縦断面図及び概略平面図である。 第２０図及び第２１図は、交互嵌合レイアウトの縦型Ｍ
Ｏ８）ランジスタ構造の概略図である。 第２２図及び第２３図は、第２１図の構造の概略縦断面
図及び概略平面図である。 ＦＩＧ、１６ ・ゲート １ど ＦＩＧ、２２ ＦＩＧ、２０ ＦＩＧ、　２１ ＦＩＧ、２Ｂ

Claims (4)

    【特許請求の範囲】
  1. （１）集積化され、自己整合されたトレンチ・トランジ
    スタ構造体であって、 半導体基板と、 エピタキシャル層と、 前記エピタキシャル層内に配置されたウェルと、前記ウ
    ェル内に配置された第１ソース領域と、前記ウェルの近
    傍の前記エピタキシャル層内に配置された第２ソース領
    域と、 前記エピタキシャル層内に配置され且つ前記ウェル内の
    前記第１ソース領域内に配置された第１トレンチであっ
    て、第１ゲート領域を形成するための導電性材料が充填
    されている第１トレンチと、前記エピタキシャル層内に
    配置され且つ前記第２ソース領域内に配置された第２ト
    レンチであって、第２ゲート領域を形成するための導電
    性材料が充填されている第２トレンチと、 前記第１ゲート領域の周囲の前記エピタキシャル層の表
    面内に配置された第１ドレイン領域と、前記第２ゲート
    領域の周囲の前記エピタキシャル層の表面内に配置され
    た第２ドレイン領域と、を備え、 前記第１ゲート領域、第１ソース領域、及び第１ドレイ
    ン領域により第１導電型の縦型トランジスタが形成され
    、 前記第２ゲート領域、第２ソース領域、及び第２ドレイ
    ン領域により第２導電型の縦型トランジスタが形成され
    、 さらに、 前記第１ゲート領域と前記第２ゲート領域とを接続する
    導電性材料領域と、 を備えている、トレンチ・トランジスタ構造体。
  2. （２）前記エピタキシャル層はｐ型であり、前記ウェル
    はｎ＾−領域であり、前記第１ソース領域はｐ＾＋領域
    であり、 前記第１ドレイン領域はｐ＾＋領域であり、前記第１ゲ
    ート領域と組み合わされて縦型のｐチャンネル第１ＰＭ
    ＯＳトレンチ・トランジスタを形成する、請求項（１）
    に記載のトレンチ・トランジスタ構造体。
  3. （３）前記第２ソース領域はｎ＾＋領域であり、前記第
    ２ドレイン領域はｎ＾＋領域であり、前記第２ゲート領
    域と組み合わされて縦型のｎチャンネル第１ＮＭＯＳト
    レンチ・トランジスタを形成する、請求項（２）に記載
    のトレンチ・トランジスタ構造体。
  4. （４）集積化され、自己整合されたトレンチ・トランジ
    スタ構造体を製造する方法であって、 ステップ１において、半導体基板上にエピタキシャル層
    を形成し、 ステップ２において、フォトレジスト及びリソグラフィ
    技術を利用して、前記エピタキシャル層内にウェルを形
    成するとともに前記ウェル内にドーパントを導入して第
    １ソース領域を形成し、ステップ３において、フォトレ
    ジスト及びリソグラフィ技術を利用して、前記ウェルの
    外側の前記エピタキシャル層内にドーパントを導入して
    第２ソース領域を形成し、 ステップ４において、前記基板上にＳｉＯ＿２とＳｉ＿
    ３Ｎ＿４との複合層を形成するとともに、フォトレジス
    ト及びリソグラフィ技術を利用して、前記複合層を通し
    て前記基板の表面にドーパントを導入し、 ステップ５において、残った前記複合層をマスクとし、
    反応性イオン・エッチングにより前記基板に浅いトレン
    チ・アイソレーションを形成し、ステップ６において、
    前記トレンチ・アイソレーションの表面に薄い酸化膜を
    成長させ、その後、前記浅いトレンチ・アイソレーショ
    ンを満たす厚い酸化物層をデポジションして前記厚い酸
    化物層が前記基板の表面と共通の平坦面を形成するよう
    にし、 ステップ７において、前記エピタキシャル層上にＳｉＯ
    ＿２とＳｉ＿３Ｎ＿４との複合層を形成し、適当なリソ
    グラフィ工程の後に、前記ウェルの表面の上の前記Ｓｉ
    Ｏ＿２とＳｉ＿３Ｎ＿４との複合層を通じて、ドーパン
    トを導入して第１の埋込みチャンネル閾値制御領域を形
    成し、 ステップ８において、適当なリソグラフィ工程の後に、
    前記ウェルの外側の表面の上の前記ＳｉＯ＿２とＳｉ＿
    ３Ｎ＿４との複合層を通じて、ドーパントを導入して第
    ２の埋込みチャンネル閾値制御領域を形成し、 ステップ９において、前記ＳｉＯ＿２とＳｉ＿３Ｎ＿４
    との複合層を除去し、前記エピタキシャル層の表面上に
    低濃度ドープされた薄いポリシリコン層をデポジション
    し、 ステップ１０において、前記低濃度ドープされた薄いポ
    リシリコン層の上にＳｉＯ＿２とＳｉ＿３Ｎ＿４との複
    合層を形成し、適当なリソグラフィ工程の後に、前記ウ
    ェルの表面の上の前記ＳｉＯ＿２とＳｉ＿３Ｎ＿４との
    複合層を通じてドーパントを導入して第１のドープされ
    たポリシリコン自己整合コンタクト領域を形成し、 ステップ１１において、適当なリソグラフィ工程の後に
    、前記ウェルの外側の表面の上の前記ＳｉＯ＿２とＳｉ
    ＿３Ｎ＿４との複合層を通じてドーパントを導入して第
    ２のドープされたポリシリコン自己整合コンタクト領域
    を形成し、 ステップ１２において、前記ＳｉＯ＿２と Ｓｉ＿３Ｎ＿４との複合層を除去し、前記エピタキシャ
    ル層及びポリシリコン層の表面の上に薄い金属膜をデポ
    ジションして熱処理下で前記露出されたポリシリコンを
    被って金属シリサイドが形成されるようにし、 ステップ１３において、残った未反応金属膜を加熱によ
    り酸化して、エッチ・ストップとして働く厚い金属酸化
    物を形成し、 ステップ１４において、厚いシリコン酸化物層を前記基
    板を被うように一括して形成し、適当なリソグラフィ工
    程の後、前記シリコン酸化物層に開口を形成し、残った
    前記シリコン酸化物層をマスクとして反応性イオン・エ
    ッチングにより前記金属シリサイド層及びポリシリコン
    層にゲート用開口領域を形成し、 ステップ１５において、前記基板の表面上にシリコン窒
    化物をデポジションし、前記シリコン窒化物を反応性イ
    オン・エッチングによりエッチングして側壁シリコン窒
    化物スペーサを形成し、ステップ１６において、前記側
    壁シリコン窒化物スペーサをマスクとして、反応性イオ
    ン・エッチングを用いて前記基板中に浅いトレンチをエ
    ッチングすることにより縦型トランジスタ領域を形成し
    、前記浅いトレンチの深さは前記埋込みソース領域に接
    触するに十分な深さとし、 ステップ１７において、前記浅いトレンチの縦型壁上及
    び他の領域上に薄いゲート酸化膜を形成し、薄いｎ＾＋
    及びｐ＾＋ポリシリコンの高い拡散性により、前記縦型
    トランジスタの自己整合されたドレイン接合を形成し、
    前記浅いトレンチの前記薄いゲート酸化物を前記トレン
    チ・トランジスタのトランスファ・ゲート酸化膜として
    働かせるようにし、 ステップ１８において、前記浅いトレンチを導電性材料
    で充填してトランスファ・ゲート及びコンタクトを形成
    する、 トレンチ・トランジスタ構造体の製造方法。
JP1093258A 1988-06-13 1989-04-14 トレンチ・トランジスタ構造体及びその製造方法 Pending JPH0226063A (ja)

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