JPS583287A - 縦型シリンドリカルmos電界効果トランジスタ - Google Patents
縦型シリンドリカルmos電界効果トランジスタInfo
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- JPS583287A JPS583287A JP10053181A JP10053181A JPS583287A JP S583287 A JPS583287 A JP S583287A JP 10053181 A JP10053181 A JP 10053181A JP 10053181 A JP10053181 A JP 10053181A JP S583287 A JPS583287 A JP S583287A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明はMO8電界効果トランノスタに関し、特に縦型
7リンドリ力ルMO8電界効果トランジスタに関するも
のである。
7リンドリ力ルMO8電界効果トランジスタに関するも
のである。
第1図は従来のMO8O8電界効果トランジスタ本的な
一実施例を示したものでありlti例えばP型のシリコ
ン半導体基板、2及び3はそれぞれこの半導体基板1に
その表面から拡散によって形成された高不純物濃度のN
型のソース領域及び高不純物濃度のN型のドレイン領域
、4はr−)絶縁層(sto2)でおる。又5,6.7
及び8はそれぞれ基板電極、ソース電極、ドレイン電極
及びr −ト電極である。又9は絶縁物層(8102)
、である。
一実施例を示したものでありlti例えばP型のシリコ
ン半導体基板、2及び3はそれぞれこの半導体基板1に
その表面から拡散によって形成された高不純物濃度のN
型のソース領域及び高不純物濃度のN型のドレイン領域
、4はr−)絶縁層(sto2)でおる。又5,6.7
及び8はそれぞれ基板電極、ソース電極、ドレイン電極
及びr −ト電極である。又9は絶縁物層(8102)
、である。
MO8電界効果トランノスタにおいて特に重要な寸法は
チャンネル長し−と、ダート絶縁層4の厚みxoの二つ
であり両者共に小さい程集積度、(動作速度)の点で望
ましい”、@2図には従来のMO8電界効果トラ/ノス
タの他の実施例を示す、第2図の実施例は、上記第1図
の実施例の構造よりも十分小さいチャンネル長で且つ高
寸法精度を有するものである。この構造はいわゆるV−
MO8構造の一つであって11は半導体基板、12はド
レイン領域、13はソース領域、14は半導体領域、1
5はドレイン電極、18はff−)電極、19は絶縁層
である。このV−MO8構造ではチャンネル長がiA1
図の水平方向のLl と比軟し制御性に曖れる十分に短
かいLs を得る。しかしながらこのLlはまだ斜め方
向でありチャンネル長を更に短かく、又表面に出るr−
)電極18の面積を更に減少させ、かつ単純な構造を得
ることが可能である。
チャンネル長し−と、ダート絶縁層4の厚みxoの二つ
であり両者共に小さい程集積度、(動作速度)の点で望
ましい”、@2図には従来のMO8電界効果トラ/ノス
タの他の実施例を示す、第2図の実施例は、上記第1図
の実施例の構造よりも十分小さいチャンネル長で且つ高
寸法精度を有するものである。この構造はいわゆるV−
MO8構造の一つであって11は半導体基板、12はド
レイン領域、13はソース領域、14は半導体領域、1
5はドレイン電極、18はff−)電極、19は絶縁層
である。このV−MO8構造ではチャンネル長がiA1
図の水平方向のLl と比軟し制御性に曖れる十分に短
かいLs を得る。しかしながらこのLlはまだ斜め方
向でありチャンネル長を更に短かく、又表面に出るr−
)電極18の面積を更に減少させ、かつ単純な構造を得
ることが可能である。
本発明は集積変を向上させ且つ平坦な構造を有する縦型
シリンドリカルMO&電界効果ト2ンノスタを提供する
ことである。
シリンドリカルMO&電界効果ト2ンノスタを提供する
ことである。
本発明の目的は表面に絶縁層を有する基板内に基板表面
から、底を有する垂直中空円筒状に形成した絶り#層と
、該絶縁層の外側面に接し且つ外側面上方にソース領域
又はトレー7@斌と、前記垂直中空円筒の底部又は下方
にドレーン領域又はソース領域と、前記底を有する垂直
中空円筒状絶縁層を埋没せしめ且つ基板表面絶縁層と平
坦なr−ト電極とを有する縦型シリンドリカルMo8電
界効果トランジスタによって達成される。
から、底を有する垂直中空円筒状に形成した絶り#層と
、該絶縁層の外側面に接し且つ外側面上方にソース領域
又はトレー7@斌と、前記垂直中空円筒の底部又は下方
にドレーン領域又はソース領域と、前記底を有する垂直
中空円筒状絶縁層を埋没せしめ且つ基板表面絶縁層と平
坦なr−ト電極とを有する縦型シリンドリカルMo8電
界効果トランジスタによって達成される。
本発明によればソース領域とドレーン領域とがr−)電
極t−埋没せしめている底を有する垂直中空円筒状絶l
#一端面に形成されており#ソースー塚とドレーン領域
との間のチャンネルを拡散条件を制御することにより短
かく出来る。又r−)電極が基板表面の絶縁層と平坦に
なっているため半導体装置の形成に不可欠な金属配縁が
容易となる点で有利である。史に又本発明のMOB電界
効果トランゾスタの形成け、縦型シリンドリカル(円筒
状)のため又ソース、ドレーン領域の一方が基板内に埋
没されているために面積が減少せしめられる。
極t−埋没せしめている底を有する垂直中空円筒状絶l
#一端面に形成されており#ソースー塚とドレーン領域
との間のチャンネルを拡散条件を制御することにより短
かく出来る。又r−)電極が基板表面の絶縁層と平坦に
なっているため半導体装置の形成に不可欠な金属配縁が
容易となる点で有利である。史に又本発明のMOB電界
効果トランゾスタの形成け、縦型シリンドリカル(円筒
状)のため又ソース、ドレーン領域の一方が基板内に埋
没されているために面積が減少せしめられる。
又、円筒状のチャネルを有するため、対称性に唆れ、通
常のMo8)ランノスタでよく問題となるチャネル等の
エラグにおける電界集中なども回避される。そのほか平
面的な電極形状も極めて単純で高集積化に通している。
常のMo8)ランノスタでよく問題となるチャネル等の
エラグにおける電界集中なども回避される。そのほか平
面的な電極形状も極めて単純で高集積化に通している。
以下に図面を参照して本発明の実施例をその製法と共に
説明しよう。
説明しよう。
先ず#I3図Aの如く、例えばシリコン材よりなるP型
の半導体基板21′ft用意する。この揚台、図におい
て21m、21b’lそれぞれ半導体基板21の上聞及
び下面とする。
の半導体基板21′ft用意する。この揚台、図におい
て21m、21b’lそれぞれ半導体基板21の上聞及
び下面とする。
次に第3図Bに示すように酸化膜、窒化膜のマスク+2
3を形成後レゾスト塗布(図示せず)・e7fi −=
7 r 後HIil ケL As +t 50 @V
テ10 ”/ca2でイオン注入し口中層を形成し1
100℃1時間N2中で加熱しアニールし不純物の活性
化と結晶性の回復を計る。その後酸化膜を除去する。
3を形成後レゾスト塗布(図示せず)・e7fi −=
7 r 後HIil ケL As +t 50 @V
テ10 ”/ca2でイオン注入し口中層を形成し1
100℃1時間N2中で加熱しアニールし不純物の活性
化と結晶性の回復を計る。その後酸化膜を除去する。
次に第3図Cに示すようにP型の単結晶シリコン層24
をエピタキシャル成長により形成する。
をエピタキシャル成長により形成する。
この場合ドー・9ントをB2H6、シリコン源側として
5sti2cz2 、キャリヤーガスtk12として3
μの厚みに成長させる。
5sti2cz2 、キャリヤーガスtk12として3
μの厚みに成長させる。
次に第3図りに示すように酸化膜26を形成させn中層
の埋込層を通常の拡散法あるいはイオン注入法により形
成する。
の埋込層を通常の拡散法あるいはイオン注入法により形
成する。
次に第3図Eに示すようにレゾスト塗布(図示せス)後
・ぐターニングしイオンビームエツチングにより下のn
+1−22に達する垂直孔27を形成する。本発明では
この孔t−垂直かつ円筒状にせしめるところが大きな特
徴である。この工、チングではCF4 + H2(約l
Oチ)とCF4 ’+ C12(約50cs)を使用し
た。
・ぐターニングしイオンビームエツチングにより下のn
+1−22に達する垂直孔27を形成する。本発明では
この孔t−垂直かつ円筒状にせしめるところが大きな特
徴である。この工、チングではCF4 + H2(約l
Oチ)とCF4 ’+ C12(約50cs)を使用し
た。
次に開孔部の残渣を除去するために一度酸化しその後弗
酸系の酸で除去しチャネル形成部の洗浄を行う。
酸系の酸で除去しチャネル形成部の洗浄を行う。
次に第3図Fに示すように乾燥02中、1100℃でH
Clを添加しr−)酸化を行ないe−)酸化膜26′を
形成した。その膜厚を750又とした。
Clを添加しr−)酸化を行ないe−)酸化膜26′を
形成した。その膜厚を750又とした。
次に@3図Gに示すようにr−)電極となるAA28を
形成する。この場合有横金属化学気相反応(MOCVT
)法)により400℃9 torrテ) リメfkアル
ミニウムht(CN3)5を用いてr−)電極となるア
ルミニウム28を形成した。そのアルミニウムを・ダタ
ーンニングし、配fi!を形成する。令→十十ソスタの
チャンネル長Lm(lR3図G#照)は垂直に形成され
たチャンネルの長さとなり製造工程上、制御性がよく短
かくなる。IたMoSトランジスタの占める表面種が縦
型円f!l杉のMo8になったため小さくなり集積度の
向上が図れる。更に又ダート電極部を平坦に形成するこ
とが出来るため金属配線工程やカバー膜の形成工程等後
の半導体装置形成工程上有利になるのである。その#1
か、電界分布が円筒状チャネルの軸に対し軸対称となる
ため、従来の構造における各部電極やチャネルのニップ
に生じた電界集中等の問題が回避される。
形成する。この場合有横金属化学気相反応(MOCVT
)法)により400℃9 torrテ) リメfkアル
ミニウムht(CN3)5を用いてr−)電極となるア
ルミニウム28を形成した。そのアルミニウムを・ダタ
ーンニングし、配fi!を形成する。令→十十ソスタの
チャンネル長Lm(lR3図G#照)は垂直に形成され
たチャンネルの長さとなり製造工程上、制御性がよく短
かくなる。IたMoSトランジスタの占める表面種が縦
型円f!l杉のMo8になったため小さくなり集積度の
向上が図れる。更に又ダート電極部を平坦に形成するこ
とが出来るため金属配線工程やカバー膜の形成工程等後
の半導体装置形成工程上有利になるのである。その#1
か、電界分布が円筒状チャネルの軸に対し軸対称となる
ため、従来の構造における各部電極やチャネルのニップ
に生じた電界集中等の問題が回避される。
第4図、第5図と第6図は本発明の実施態様を示した概
略断面図である。第5Mは前述の実施例を示したもので
本発明の基本であり第4図、第6図はその電気的動作が
同効果を有するものである031はP型基板、32ij
絶縁層、33.34はn中層、35はff−)電極であ
る33.34のn十層は基板がP型である場合に対して
でありn型基板に対してti33.34はP土層となる
。
略断面図である。第5Mは前述の実施例を示したもので
本発明の基本であり第4図、第6図はその電気的動作が
同効果を有するものである031はP型基板、32ij
絶縁層、33.34はn中層、35はff−)電極であ
る33.34のn十層は基板がP型である場合に対して
でありn型基板に対してti33.34はP土層となる
。
第7図人は本発明を利用する方法を説明する駅明図であ
り、第7図Bはその回路図である。
り、第7図Bはその回路図である。
若干の応用方法について説明を加えるとStヲvccに
接続、Gt+Gm’e入力5zt−出力とすると、Tr
、 、 Trjは2人力and回路となり、GstOf
182 r SR+ ”’を加入線、S!を出力線、G
H+ G @・・・をサンブリング信号線とすれば、
Tyl T l r 1はサンブリング回路となり、基
板をれ型ドレイ/′電、極としてD1+1+・・・と導
通させS1+l+j・・・を共通にしてソース電極G1
*1+8・・・を共通にしてケ0−ト電極とすれば・臂
ワートランノスタが形成される。
接続、Gt+Gm’e入力5zt−出力とすると、Tr
、 、 Trjは2人力and回路となり、GstOf
182 r SR+ ”’を加入線、S!を出力線、G
H+ G @・・・をサンブリング信号線とすれば、
Tyl T l r 1はサンブリング回路となり、基
板をれ型ドレイ/′電、極としてD1+1+・・・と導
通させS1+l+j・・・を共通にしてソース電極G1
*1+8・・・を共通にしてケ0−ト電極とすれば・臂
ワートランノスタが形成される。
第1図、第2図は従来のMO8電界効果トラ7ノスタの
概略断面ばであり、第3図人ないし!3図Gは本発明の
一つの実施例の工程図を示す概略断面図であり、第4図
、@5図、第6図は本発明の実施態様を示す概略断面図
であり、第7図は本発明の更に具体的な実施態様を示し
たものでおる。 21・・・半導体基板、22・・・n土層(ドレーン又
はソース)、23−・−rスフ、25 ・−rs”N
(ソース又はドレーン)、26・・・酸化膜、26′・
・・ダート酸化M(垂直中空円筒状)、28・・−アル
iニウム。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士内田幸男 弁理士 山 口 昭 之 第1簡 弔2図 $31司 33 第6面 第7勢
概略断面ばであり、第3図人ないし!3図Gは本発明の
一つの実施例の工程図を示す概略断面図であり、第4図
、@5図、第6図は本発明の実施態様を示す概略断面図
であり、第7図は本発明の更に具体的な実施態様を示し
たものでおる。 21・・・半導体基板、22・・・n土層(ドレーン又
はソース)、23−・−rスフ、25 ・−rs”N
(ソース又はドレーン)、26・・・酸化膜、26′・
・・ダート酸化M(垂直中空円筒状)、28・・−アル
iニウム。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士内田幸男 弁理士 山 口 昭 之 第1簡 弔2図 $31司 33 第6面 第7勢
Claims (1)
- 1、表面に絶縁層含有する基飯内に基板表面から、底を
有する垂直中空円筒状に形成した絶縁層と、骸絶縁層の
外側面に接し且つ外側面上方にソース領域又はドレーン
領域と、前記垂直中空円筒の底部又は下方にドレーン領
域又はソース領域と、前記底を有する垂直中空円筒状絶
縁層を埋没せしめ且つ基板表面絶縁層と平坦な?−)電
極とを有する縦型シリンドリカルW)8電界効果トラン
ノスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10053181A JPS583287A (ja) | 1981-06-30 | 1981-06-30 | 縦型シリンドリカルmos電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10053181A JPS583287A (ja) | 1981-06-30 | 1981-06-30 | 縦型シリンドリカルmos電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS583287A true JPS583287A (ja) | 1983-01-10 |
Family
ID=14276538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10053181A Pending JPS583287A (ja) | 1981-06-30 | 1981-06-30 | 縦型シリンドリカルmos電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS583287A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS63185067A (ja) * | 1986-10-21 | 1988-07-30 | テキサス インスツルメンツ インコーポレイテツド | 半導体絶縁ゲート電界効果トランジスタとその製法 |
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JPH01310576A (ja) * | 1988-06-08 | 1989-12-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
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Citations (3)
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