JPH104198A - ハロー注入を有するシリコン上半導体トランジスタ - Google Patents
ハロー注入を有するシリコン上半導体トランジスタInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000002347 injection Methods 0.000 title abstract description 17
- 239000007924 injection Substances 0.000 title abstract description 17
- 229910052710 silicon Inorganic materials 0.000 title abstract description 10
- 239000010703 silicon Substances 0.000 title abstract description 10
- 239000012212 insulator Substances 0.000 claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000002019 doping agent Substances 0.000 claims description 103
- 125000001475 halogen functional group Chemical group 0.000 claims description 64
- 238000002513 implantation Methods 0.000 claims description 28
- 239000007943 implant Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 26
- 210000000746 body region Anatomy 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 11
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000000243 solution Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 47
- 238000010586 diagram Methods 0.000 description 40
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000004020 conductor Substances 0.000 description 15
- 239000007858 starting material Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005496 tempering Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- SDTHIDMOBRXVOQ-UHFFFAOYSA-N 5-[bis(2-chloroethyl)amino]-6-methyl-1h-pyrimidine-2,4-dione Chemical compound CC=1NC(=O)NC(=O)C=1N(CCCl)CCCl SDTHIDMOBRXVOQ-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 241000238366 Cephalopoda Species 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- FDQGNLOWMMVRQL-UHFFFAOYSA-N Allobarbital Chemical compound C=CCC1(CC=C)C(=O)NC(=O)NC1=O FDQGNLOWMMVRQL-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
その製造方法を提供することである。 【解決手段】 絶縁体上半導体トランジスタ(100)
は、半導体サブストレート(32)を覆っている絶縁層
(34)上に形成された半導体メサ(36)を含む。第
1の導電型のソース及びドレイン領域(66、68)が
メサの両端に形成される。第2の導電型のボディノード
(50)が、メサ内のソース領域とドレイン領域との間
に位置している。ゲート絶縁体(40)及びゲート電極
(46)が、ボディノード上に横たわっている。ハロー
注入(54、56)がソース領域及びドレイン領域をボ
ディノードまたはチャネル領域から完全に分離するよう
に配置され、短チャネル効果を改善する。
Description
タデバイスに関し、詳しく述べればシリコン上半導体
(セミコンダクタ・オン・シリコン)トランジスタデバ
イスに関する。
バー・インシュレータ:SOI)技術は、集積回路の分
野において重要性が増加しつつある。SOI技術は、サ
ブストレート上の絶縁層の上に重ねられた半導体材料の
層内にトランジスタを形成させる技術である。SOI構
造に共通する例は、二酸化シリコンの層の上に重ねられ
たシリコンの単結晶層である。従来の絶縁体上半導体
(“SOI”)トランジスタは、絶縁層上に重ねられた
半導体メサを含む。半導体メサは、一方の端にソース領
域を、また他方の端にドレイン領域を有している。ボデ
ィ領域(もしくはボディノード、またはチャネル)が、
ソース領域とドレイン領域との間に配置されている。ソ
ース領域及びドレイン領域は同一の導電型であり、ボデ
ィ領域の導電型とは反対の導電型である。例えばソース
領域及びドレイン領域はn−型材料であり、ボディ領域
はp−型材料である。ソース及びドレイン領域がp−型
材料であり、ボディ領域がn−型材料であるように、こ
れらの材料の型を逆にできることは理解されよう。ソー
ス領域及びドレイン領域は比較的高いドーパント濃度レ
ベルであり、一方ボディ領域は比較的低いドーパント濃
度レベルである。
メモリデバイス、マイクロプロセッサ、コントローラ、
及び論理アレイのような多くの半導体デバイス応用に使
用することができる。絶縁体上半導体トランジスタをあ
る応用に使用することを考える場合、特定の応用が異な
るトランジスタを要求するかも知れない。若干のトラン
ジスタは長いチャネルを必要とし、他のトランジスタは
短いチャネルを必要とするかも知れない。また、処理変
化が原因でチャネルの長さが若干変化していることもあ
ろう。デバイスを小型化しても、長いチャネルのトラン
ジスタ及び短いチャネルのトランジスタが互いに同一の
しきい値電圧を有していることが重要である。更に、デ
バイスを小型化させた時に、長いチャネルのトランジス
タ及び短いチャネルのトランジスタ内の異なる浮動ボデ
ィの効果をできる限り減少させることも重要である。
いチャネルのトランジスタと短いチャネルのトランジス
タとでは、しきい値電圧特性が広範に変化し、また浮遊
ゲート効果が発生する。これは特に、短いチャネル長を
ほぼ 0.3μm以下に短縮させた時に然りである。
の上に形成された半導体メサを含む絶縁体上半導体トラ
ンジスタによって解消される。第1の導電型のソース及
びドレイン領域が半導体メサ内に形成される。第2の導
電型の、そして第1のドーパントレベルのボディ(また
はチャネル)領域は、半導体メサ内のソース領域とドレ
イン領域との間に配置される。第2の導電型のハロー(
Halo )注入領域が、それぞれソース領域及びドレイン領
域とボディ領域との間に配置される。ハロー注入材料の
ドーパントレベルは、第1のドーパントレベルに実質的
に等しいか、またはそれより高い。本発明は、以下の添
付図面に基づく詳細な説明からより良く理解されよう。
スを製造する開始材料30を示している。半導体サブス
トレート32は、その上に位置する絶縁体34の層を有
している。サブストレート32は、例えばシリコンであ
ることができる。また例えば、二酸化シリコンまたはサ
ファイアを絶縁体34として使用することができる。絶
縁体34は、複数の誘電体層からなることができる。シ
リコンであることができる半導体の層が絶縁体34上に
配置され、メサに形成されている。半導体メサ36は単
結晶である。絶縁体34上にメサ半導体材料36を製造
する方法は幾つか知られている。以下の図1−21は、
MOSFETトランジスタデバイスを製造する例示プロ
セスを表している。この例示プロセスは単なる例に過ぎ
ず、使用できる唯一の製造方法であるとは考えていな
い。
を成長または堆積させた後のデバイスの断面を示してい
る。絶縁体38は二酸化シリコンであってよい。次に、
図3に示すように、半導体メサ36の上面の絶縁体38
を全てエッチバックして該上面を露出させる。残された
絶縁体38及び層34は半導体のメサ36を他の回路要
素から絶縁し、当該デバイスと他のデバイスとの間のク
ロストークを防ぐ。絶縁されたメサの領域を形成する他
の方法(例えば、LOCOSの使用)が公知である。図
4に示すように、デバイスの上面に注入動作を遂行し、
半導体メサ内にあるレベルのドーパントを確立する。本
例では、n−チャネルMOSFETトランジスタの製造
を開始するためにp−型ドーパントを使用している。適
当なp−型ドーパント材料の例は、ホウ素、ガリウム、
及びインジウムである。ドーパントの量は、チャネル領
域内に得られるドーパントの濃度が比較的低くなるよう
に制御される。低濃度レベルはp−で表され、概ね 10
14/cm3 乃至 1018/cm3 の範囲である。メサ36内
にドーパントレベルを確立した後に、メサの上部を絶縁
体で覆う。
のデバイスの断面を示す。この絶縁体40の層は、ゲー
ト絶縁体として機能する。以後の図面では、絶縁体領域
38の上を覆う絶縁体40の層の部分は、領域38と一
体に示されている。図6に、導電性材料42の層で全体
を覆った後の例示デバイスを示す。この導電性材料42
は、製造中のMOSFETのゲートになる。図7は、デ
バイスの上面全体にフォトレジスト材料44を堆積させ
ゲートを形成するためのマスクにパターン化した後のデ
バイスを示す。図8は、製造中のMOSFETトランジ
スタの導電性ゲート46を残して導電性材料42の層を
エッチングした後のデバイスを示している。図9は、フ
ォトレジストマスクを除去した後のデバイスを示す。
DD)形成を行うオプション段階を実行した後の断面で
ある。絶縁体層40を通して、例えば砒素または燐のよ
うなn−型ドーパントを注入する。図10では、得られ
たドーパントの低濃度レベルを記号n−で表しており、
概ね 1014/cm3 乃至 1019/cm3 の範囲である。これ
で製造中のデバイスは、ソース領域48、チャネル領域
50、及びドレイン領域52を有することになり、それ
ぞれのドーパントは全て低濃度である。図11に示すよ
うに、別の注入が行われる。この注入はハロー注入であ
る。ドーパントはp−型ドーパントであり、これは記号
pで表してある中間濃度レベルが得られるように注入さ
れる。この中間濃度レベルは、 1014/cm3 乃至 1019/
cm3 の範囲である。ハロー注入のためのドーパント材
料は、ソース領域48及びドレイン領域52内に存在す
るn−型ドーパント材料よりも拡散し易いように選択さ
れる。例えば、ハロー注入種は、n−型ドーパントとし
ての砒素に対してホウ素であることができる。典型的に
は、バルクプロセスはn−型のソース及びドレイン領域
を形成するのに若干の燐を使用して接合リーケージを低
下させる。これはSOIデバイスに対する制約ではな
い。ハロー注入材料をソース領域48及びドレイン領域
52内に注入した後に、次の焼戻しのような段階によっ
てハロードーパントはチャネル領域50に向かって拡散
させられる。典型的な焼戻しは概ね 700°C乃至 1000
°Cの範囲で数秒乃至数時間にわたることができる。こ
れにより、ハロードーパントは図11に示すハロー注入
領域54及び56を形成する。ハロー領域を形成するの
に使用できる代替プロセスシーケンスは、角度注入の使
用、またはゲート側壁スペーサステップの使用を含むこ
とができる。これらのシーケンスの若干の場合には、ハ
ロー注入種及びソース・ドレイン注入種の相対的な拡散
性は制約されない。ハロー注入領域54及び56は、そ
れぞれ、ソース領域48及びドレイン領域52をチャネ
ル領域から完全に分離する。
物のような絶縁体58の層がデバイス全体の上に形成さ
れる。図13は、側壁スペース形成物を残して絶縁体の
層をエッチバックした後のデバイスを示す。次に、図1
4に示すように、別の注入が行われる。この注入は、ソ
ース及びドレイン接合を形成させるためである。n−型
ドーパントが注入されてn+レベルのドーパント濃度が
作られる。このn+濃度レベルは、 1020/cm3 に概ね
等しいか、またはそれより高い濃度を表している。得ら
れたソース接合66及びドレイン接合68は、n+濃度
レベルのn型導電性である。
の層を示す。図16は、絶縁層内に接触孔を形成させる
ようにパターン化されたフォトレジスト材料72を示
す。図17に示すように、絶縁体はフォトレジストマス
クを通してゲート46、ソース接合66、及びドレイン
領域68の上面までエッチングされる。このようにして
ゲート、ソース及びドレイン接触孔74、76、及び7
8が形成される。図18には、フォトレジストマスク材
料を除去した後の、製造中のMOSFETトランジスタ
が示されている。図19は、導体80の層でデバイスの
上面全体を覆った後のデバイスの断面を示している。こ
の導体80はゲート、ソース及びドレイン接触孔に充填
され、ゲート46、ソース接合66、及びドレイン接合
68と接触している。
ン(ゲート)、ビットライン(ソース)、及び記憶ノー
ド(ドレイン)接続を形成するようにパターン化されて
いるフォトレジスト材料84を示す。図21は、フォト
レジストマスク外の導体80をエッチングした後の、製
造中のMOSFETトランジスタを示している。ゲート
46、ソース接合66、及びドレイン接合68への接続
が分離されて残っている。フォトレジスト材料84を除
去してしまうと、爾後の製造段階において分離した接続
86、87、及び88を集積回路の他の要素に接続する
ことが可能になる。図1−21に示した例示トランジス
タは対称的であるが、非対称ハローを作成するようにこ
のプロセスを変形することができる(例えば、ハロー注
入がソース側だけであるようにマスクすることができ
る)。
スタ100を動作させるためにバイアス源への接続を示
す。ソース接合66は接地レベルのような参照電圧に接
続され、ドレイン接合はドレイン供給電圧Vddに接続さ
れ、ゲートはゲート電圧Vgに接続されている。図23
に示すように、動作中のデバイスのチャネル電流I対ゲ
ート・ソース電圧Vgs特性は、別々の傾斜した曲線10
2で示すようにドレイン供給電圧Vddの大きさの関数で
ある。各動作条件毎のしきい値電圧は、横軸におけるそ
れぞれの曲線の曲がり付近である。図24は、ハロー注
入を用いて製造されたMOSFETトランジスタによっ
て達成された種々のドレイン・ソース電圧に対するしき
い値電圧の散乱プロットを示している。プロット104
に示すように、0.4 μmより短い短チャネルのトランジ
スタに 2.5Vのドレイン・ソース電圧Vdsを印加した
時、しきい値電圧Vtがほぼ一定で 0.2Vを維持してい
ることに注目されたい。しきい値電圧Vt は、チャネル
長Lが変化しても降下または減少することはない。
0.1V及び 0.05 Vにした場合も、チャネル長が短くて
もしきい値電圧Vt は降下または減少しない。実際に
は、チャネル長を 0.3μm以下のように極めて短くする
と、しきい値電圧は若干上昇している。長チャネルしき
い値電圧からのずれは、注入条件及び爾後の熱サイクル
によって決定されるハロー注入によって制御することが
できる。チャネル長及び関心供給電圧の範囲に対するV
t のチャネル長依存性が最小になるように、ハロー注入
を選択することができる。右端縦軸上に示されているプ
ロット106は、比較的長いチャネルデバイスのもので
ある。長チャネルデバイスのためのこれらのプロット
は、中央部に集まって示されている短チャネルデバイス
と同じ条件の下で測定したものである。長チャネルデバ
イスのしきい値電圧Vt と、短チャネルデバイスのしき
い値電圧Vtとが各動作条件では酷似していることに注
目されたい。
能に対して、ハロー注入を用いない従来のデバイスの性
能はは全く異なっている。図25は、図24と同一の動
作条件の下で測定した従来の絶縁体上半導体MOSFE
Tトランジスタのしきい値電圧の散乱プロットである。
長チャネルデバイスのしきい値電圧110が比較的高い
ことに注目されたい。チャネル長がほぼ 0.3μmのよう
に短いデバイスのしきい値電圧は、比較的高く留まって
いる。短めのチャネル長のデバイスのプロットは、チャ
ネル長が短くなるにつれてしきい値電圧が急速に低下す
ることを示している。この傾向は極めて短いチャネル長
まで続くので、実際の使用に際して従来の絶縁体上半導
体MOSFETトランジスタは十分に制御することはで
きない。
MOSFETトランジスタのサブスレショールド勾配の
散乱プロットである。チャネル長が 0.4μm以下の短チ
ャネルトランジスタのプロット122では、この設計の
場合、低ドレインバイアス(0.05 V−0.1 V)と高ド
レインバイアス( 2.5V)との間のサブスレショールド
勾配の差がほぼ 20 mV/ディケードであることに注目
されたい。図27は、ハロー注入を用いない従来のMO
SFETトランジスタのサブスレショールド勾配の散乱
プロットである。チャネル長が 0.4μm以下の短チャネ
ルトランジスタのプロット132では、低ドレインバイ
アス( 0.05 V−0.1 V)と高ドレインバイアス( 2.5
V)との間のサブスレショールド勾配の差が、ハロー注
入を有する例示MOSFETトランジスタよりも遙かに
大きいことに注目されたい。ハロー注入を用いないMO
SFETトランジスタの場合には、サブスレショールド
勾配の差は、平均で 35 mV/ディケードである。明ら
かにこれは、浮動ボディ効果を示している。浮動ボディ
効果は次の図28に示されている。
するデバイスの、対数チャネル電流logI対ゲート・ソ
ース電圧特性を示している。ハロー注入によって浮動ボ
ディ効果が減少し、曲線140で示すようにドレインバ
イアスが低くても、高くてもサブスレショールド勾配は
見事に一定に保たれている。ハロー注入を有していない
場合には浮動ボディ効果が顕著であり、図28の曲線1
42で示すようにSOI MOSFETデバイスのサブ
スレショールド勾配はドレインバイアスの増加と共に急
速に降下する。図29−49は、ハロー注入を用いたp
−チャネル絶縁体上半導体MOSFETトランジスタの
製造の諸段階の例示シーケンスを示している。これらの
製造段階は、図1−21に関して説明済みのn−チャネ
ルトランジスタの製造段階と類似している。ドーピング
材料は、デバイスの種々領域の異なる極性を考慮しなけ
ればならない。領域の極性は図29−49に明示されて
いる。これらの各図はそれぞれ図1−21と順番に相関
している。CMOSプロセスでは、ハロー注入の使用及
び仕様は、n−チャネル及びp−チャネルトランジスタ
について独立させることができる。異なるハロー仕様
の、またはハローを使用しない、同一の導電型のトラン
ジスタを集積することも可能である。
接続されたp−チャネル絶縁体上半導体MOSFETト
ランジスタを示す。ソース接合166は接地されてい
る。ゲート146はゲート電圧−Vg に接続され、ドレ
イン接合168はドレイン供給電圧−Vddに接続されて
いる。どのようなセットの動作条件の下であっても、長
チャネル及び短チャネルトランジスタのしきい値電圧V
t は相対的に一貫している。
ンジスタデバイスの製造の他に、同じ製造プロセスを絶
縁体上半導体バイポーラトランジスタの製造に有利に使
用することができる。これらのバイポーラトランジスタ
デバイス及び製造プロセスを以下に説明する。これらの
デバイス及び製造プロセスを例示するが、他の処理シー
ケンスでも同じ結果が得られることを理解されたい。図
51に、絶縁体上半導体NPNバイポーラトランジスタ
デバイスを製造するための開始材料を示す。半導体サブ
ストレート232は、その上全体に重ねられた絶縁体2
34の層を有している。サブストレート232は、例え
ばシリコンであることができる。これも例として、絶縁
体234には二酸化シリコンまたはサファイアを使用す
ることができる。絶縁体234の上にはシリコンである
ことができる半導体の層が位置決めされ、メサを形成し
ている。半導体メサ236は単結晶である。前述したよ
うに、絶縁体234上にメサ半導体材料236を製造す
る方法は幾つか知られている。
入動作に曝して半導体メサ内にあるレベルのドーパント
を確立する。この例では、p−型ドーパントを使用して
NPNバイポーラトランジスタのp−ベース領域の作成
を開始する。適当なドーパント材料の例は、ホウ素、ガ
リウム、及びインジウムである。ドーパントの量は、チ
ャネル領域内に得られるドーパント濃度が比較的低くな
るように制御される。低濃度レベルはp−で表されてお
り、概ね 1014/cm3 乃至 1018/cm3 の範囲内であ
る。メサ36内にドーパントレベルを確立した後に、メ
サの上部を絶縁体で覆う。図52に、デバイスの上部全
体に絶縁体238を成長または堆積させてから、半導体
メサ236の上面が全て露出するように絶縁体をエッチ
バックした後のデバイスの断面を示す。絶縁体238は
二酸化シリコンであってよい。残された絶縁体238及
び層234が、半導体材料のメサを他の回路要素から絶
縁してこのデバイスと他のデバイスとの間のクロストー
クを防ぐ。全ての上に堆積させた絶縁体240の層も示
されている。
バイスの上部に堆積させ、エミッタ及びコレクタ領域を
形成するためのマスクにパターン化した後のデバイスを
示している。図54は、エミッタ領域注入266及びコ
レクタ領域注入268を製造するための段階を示す。絶
縁体240層を通して例えば、砒素または燐のようなn
−型ドーパントを注入する。図54には、得られた高濃
度レベルのドーパントを記号n+で示してあり、 1020/
cm3 に概ね等しいかまたはそれ以上の範囲である。こ
れにより、製造中のデバイスはエミッタ領域266、ベ
ース領域250、及びコレクタ領域268を有すること
になる。エミッタ領域266及びコレクタ領域268は
高濃度のn+型ドーパントを有し、ベース領域250は
低濃度のp−型ドーパントを有している。
る。この注入はハロー注入である。ドーパントはp−型
ドーパントであり、記号pで示す中間濃度レベルを発生
するように注入される。この中間濃度レベルは 1014/c
m3 乃至 1019/cm3 の範囲である。ハロー注入のため
のドーパント材料は、エミッタ領域266及びコレクタ
領域268内に存在するn+型ドーパントよりも拡散性
であるように選択する。代替として、角度注入または多
重スペーサステップを使用してハローを形成することが
できる。ハロー注入材料をエミッタ領域266及びコレ
クタ領域268内に注入した後に、焼戻しのような次の
製造段階によってハロードーパントをベース領域250
に向かって拡散せしめる。これにより、ハロードーパン
トは図54に示すようにハロー注入領域254及び25
6を形成する。ハロー注入領域254及び256が、エ
ミッタ領域266及びコレクタ領域268をそれぞれベ
ース領域250から完全に分離していることに注目され
たい。注入完了の後に、フォトレジストマスク244を
除去する。
絶縁体258の層が形成される。図56は、デバイス全
体の上をフォトレジスト材料270で覆う。図57で
は、酸化物層内の接触孔を形成するようにフォトレジス
ト材料270がパターン化されている。図58に示すよ
うに、フォトレジストマスクを通して酸化物をエミッタ
領域266、ベース領域250、及びコレクタ領域26
8の上面までエッチングする。これにより、エミッタ接
触孔274、ベース接触孔276、及びコレクタ接触孔
278が形成される。図59に、フォトレジストマスク
材料を除去して導体280の層をデバイスの上面全体に
堆積させた後の製造中のNPNバイポーラトランジスタ
を示す。この導体280は、エミッタ、ベース及びコレ
クタ接触孔に充填され、エミッタ領域266、ベース接
合250、及びコレクタ領域268と接触する。
ベース及びコレクタ接続を形成するようにパターン化さ
れているフォトレジスト材料284を示す。図61は、
フォトレジストマスク外の導体280をエッチングした
後の、製造中のNPNバイボーラトランジスタを示して
いる。エミッタ領域266、ベース領域250、及びコ
レクタ領域268への接続が分離されて残っている。フ
ォトレジスト材料284を除去してしまうと、爾後の製
造段階において分離した接続286、287、及び28
8を集積回路の他の要素に接続することができる。以上
に説明した図51−61は、ハロー注入を有する絶縁体
上半導体NPNバイポーラトランジスタの製造の諸段階
のシーケンスを示している。これらの製造段階は図1−
21に関連して説明したn−チャネルMOSFETトラ
ンジスタの製造段階に類似している。ドーピング材料
は、デバイスの種々の領域の異なる極性を考慮して選択
しなければならない。
ラトランジスタ200の断面図である。図51−61の
要素、または部分は、図1−21に使用した番号に20
0を付加して( 10 位及び1位は同一)識別している。
その結果、図51−61の製造プロセスによりNPNト
ランジスタ200が得られたのである。n−型エミッタ
領域266は、p−型ベース領域によってn+型コレク
タ領域268から分離されている。導電性エミッタ電極
286はエミッタ領域266と直接接触している。導電
性ベース電極287はベース領域250と直接接触して
いる。コレクタ電極288はコレクタ領域268と直接
接触している。ハロー注入254及び256はそれぞ
れ、エミッタ及びコレクタ領域266及び268をベー
ス領域250から完全に分離している。
Nトランジスタ200を動作させるには他のNPNバイ
ポーラトランジスタと同様にバイアスする。例えば、エ
ミッタ領域266は接地電位に接続され、ベース領域2
50はベース入力電圧Vbeに接続され、そしてコレクタ
領域268はコレクタバイアス供給電圧Vceに接続され
る。図63−73は、ハロー注入を有する絶縁体上半導
体PNPバイポーラトランジスタの製造の諸段階のシー
ケンスを示している。これらの製造段階は図51−61
に関連して説明したNPNバイポーラトランジスタの製
造段階に類似している。ドーピング材料は、デバイスの
種々の領域の異なる極性を考慮して選択しなければなら
ない。これらの領域の極性は図63−73に明示してあ
る。これらの各図は、図51−61と順番に相関してい
る。
ラトランジスタ300を断面図で示している。PNPト
ランジスタ300では、p+型エミッタ領域366は、
n−型ベース領域350によってp+型コレクタ領域3
68から分離されている。導電性エミッタ電極386は
エミッタ領域366と直接接触している。導電性ベース
電極387はベース領域350と直接接触している。コ
レクタ電極388はコレクタ領域368と直接接触して
いる。ハロー注入354及び356はそれぞれ、エミッ
タ領域366及びコレクタ領域368をベース領域35
0から完全に分離している。図74に示すように、絶縁
体上半導体PNPトランジスタ300を動作させるに
は、他のPNPバイポーラトランジスタと同様にバイア
スする。例えばエミッタ領域366は接地電位に接続さ
れ、ベース領域350はベース入力電圧−Vbeに接続さ
れ、そしてコレクタ領域368はコレクタバイアス供給
電圧−Vceに接続される。
ポーラトランジスタのベースを短くすると、動作電圧に
おいてエミッタ/コレクタがベース領域をパンチスルー
するのでこのSOIバイポーラトランジスタは動作しな
くなる。ハロー注入を有していると、エミッタ及びコレ
クタからのパンチスルーを減少させることができ、ベー
スが極めて短いSOIバイポーラトランジスタを作るこ
とが可能である。
する。 1.絶縁層と、上記絶縁層に接する第1の表面、及び上
記第1の表面とは反対側の第2の表面を有する半導体メ
サと、を備えているトランジスタであって、上記半導体
メサは、上記半導体メサ内にあって第1の導電型の第1
のソース/ドレイン領域と、上記半導体メサ内にあって
上記第1の導電型の第2のソース/ドレイン領域と、上
記絶縁層に接触し、上記メサの上記第2の表面まで伸
び、上記第1のソース/ドレイン領域と第2のソース/
ドレイン領域との間に位置し、第2の導電型であって第
1のドーパントレベルのボディ領域と、上記第1のソー
ス/ドレイン領域と上記ボディ領域との間に配置されて
いて上記第1のソース/ドレイン領域を上記ボディ領域
から完全に分離し、上記第2の導電型であって上記第1
のドーパントレベルに実質的に等しいか、またはそれよ
り高いドーパントレベルの第1の注入領域と、を備えて
いることを特徴とするトランジスタ。 2.上記第2のソース/ドレイン領域と上記ボディ領域
との間に配置されていて上記第2のソース/ドレイン領
域を上記ボディ領域から完全に分離し、上記第2の導電
型であって上記第1のドーパントレベルに実質的に等し
いか、またはそれより高いドーパントレベルの第2の注
入領域、を更に備えている上記1に記載のトランジス
タ。 3.上記第1の注入領域のための第1のドーパント材料
は、上記ソース/ドレイン領域のための第2のドーパン
ト材料よりも拡散性である上記1に記載のトランジス
タ。 4.上記第1のドーパントは、上記第1のドーパントレ
ベルに実質的に等しいか、またはそれより高いドーパン
トレベルにある上記3に記載のトランジスタ。 5.上記ボディ領域付近に位置決めされているゲート電
極と、上記ゲート電極を上記ボディ領域から分離してい
るゲート絶縁体と、を更に備えている上記1に記載のト
ランジスタ。 6.絶縁層と、上記絶縁層に接するベースを有する半導
体メサと、を備えているトランジスタデバイスであっ
て、上記半導体メサは、上記半導体メサ内にあって第1
の導電型であり、 1020/cm3 に等しいか、またはそれ
より高いドーパントレベルを有する第1のソース/ドレ
イン領域と、上記半導体メサ内にあって上記第1の導電
型であり、 1020/cm3 に等しいか、またはそれより高
いドーパントレベルを有する第2のソース/ドレイン領
域と、上記第1のソース/ドレイン領域と第2のソース
/ドレイン領域との間にあって第2の導電型であり、約
1014/cm3 と約 1018/cm3 との間の範囲の第1のド
ーパントレベルを有するボディ領域と、上記第1のソー
ス/ドレイン領域と上記ボディ領域との間に配置されて
いて上記第1のソース/ドレイン領域を上記ボディ領域
から完全に分離し、上記第2の導電型であって上記第1
のドーパントレベルに等しいか、またはそれより高いド
ーパントレベルの第1の注入領域と、を備えていること
を特徴とするトランジスタデバイス。 7.上記第2のソース/ドレイン領域と上記ボディ領域
との間に配置されていて上記第2のソース/ドレイン領
域を上記ボディ領域から完全に分離し、上記第2の導電
型であって上記第1のドーパントレベルに実質的に等し
いか、またはそれより高いドーパントレベルの第2の注
入領域、を更に備えている上記6に記載のトランジスタ
デバイス。 8.上記第1の注入領域のための第1のドーパント材料
は、上記ソース/ドレイン領域のための第2のドーパン
ト材料よりも拡散性である上記6に記載のトランジスタ
デバイス。 9.上記ボディ領域付近に配置されているゲート電極
と、上記ゲート電極を上記ボディ領域から分離している
ゲート絶縁体と、を更に備えている上記1に記載のトラ
ンジスタ。 10.第1の導電型の第1及び第2のソース/ドレイン
領域と、上記第1及び第2のソース/ドレイン領域の間
に位置決めされ第2の導電型であって第1のドーパント
レベルにドープされているチャネル領域とを有する絶縁
体上シリコントランジスタと、上記第1のソース/ドレ
イン領域と上記チャネル領域との間に形成され、上記第
1のソース/ドレイン領域を上記チャネル領域から完全
に分離している第1のハロー接合構造と、を備えている
ことを特徴とするトランジスタデバイス。 11.上記第2のソース/ドレイン領域と上記チャネル
領域との間に形成され、上記第2のソース/ドレイン領
域を上記チャネル領域から完全に分離している第2のハ
ロー接合構造を更に備えている上記10に記載のトラン
ジスタデバイス。 12.上記第1のハロー接合構造及び上記チャネル領域
は、同一の導電型であり、上記第1のハロー接合構造
は、上記第1のドーパントレベルに実質的に等しいか、
またはそれより高いドーパントレベルを有している上記
10に記載のトランジスタデバイス。 13.上記第1のハロー接合構造内の第1のドーパント
材料は、上記第1及び第2のソース/ドレイン領域内の
第2のドーパント材料よりも拡散性である上記12に記
載のトランジスタデバイス。 14.上記チャネル領域付近に位置決めされているゲー
ト電極と、上記ゲート電極を上記チャネル領域から分離
しているゲート絶縁体と、を更に備えている上記10に
記載のトランジスタデバイス。 15.絶縁層と、上記絶縁層に接する第1の表面、及び
上記第1の表面とは反対側の第2の表面を有する半導体
メサと、を備えているトランジスタデバイスであって、
上記半導体メサは、上記半導体メサ内にあって第1の導
電型の第1のエミッタ/コレクタ領域と、上記半導体メ
サ内にあって上記第1の導電型の第2のエミッタ/コレ
クタ領域と、上記絶縁層に接触し、上記メサの上記第2
の表面まで伸び、上記第1のエミッタ/コレクタ領域の
間に位置し、第2の導電型であって第1のドーパントレ
ベルを有するベース領域と、上記第1のエミッタ/コレ
クタ領域と上記ベース領域との間に配置されていて上記
第1のエミッタ/コレクタ領域を上記ベース領域から完
全に分離し、上記第2の導電型であって上記第1のドー
パントレベルに等しいか、またはそれより高いドーパン
トレベルの第1の注入領域と、を備えていることを特徴
とするトランジスタデバイス。 16.上記第2のエミッタ/コレクタ領域と上記ベース
領域との間に配置されていて上記第2のエミッタ/コレ
クタ領域を上記ベース領域から完全に分離し、上記第2
の導電型であって上記第1のドーパントレベルに実質的
に等しいか、またはそれより高いドーパントレベルの第
2の注入領域を更に備えている上記15に記載のトラン
ジスタデバイス。 17.上記第1の注入領域のための第1のドーパント材
料は、上記エミッタ/コレクタ領域のための第2のドー
パント材料よりも拡散性である上記15に記載のトラン
ジスタデバイス。 18.上記第1のドーパント材料は、上記第1のドーパ
ントレベルに等しいか、またはそれより高い第1のドー
パントレベルにある上記17に記載のトランジスタデバ
イス。 19.上記ベース領域に接続されているベース電極を更
に備えている上記15項に記載のトランジスタデバイ
ス。 20.絶縁層と、上記絶縁層に接するベースを有する半
導体メサと、を備えているトランジスタデバイスであっ
て、上記半導体メサは、上記半導体メサ内にあって第1
の導電型であり、 1020/cm3 に等しいか、またはそれ
より高いドーパントレベルを有する第1のエミッタ/コ
レクタ領域と、上記第1の導電型であり、 1020/cm3
に等しいか、またはそれより高いドーパントレベルを有
する第2のエミッタ/コレクタ領域と、上記エミッタ/
コレクタ領域の間にあって第2の導電型であり、約 10
14/cm 3 と約 1018/cm3 との間の範囲の第1のドー
パントレベルを有するベース領域と、上記エミッタ領域
と上記ベース領域との間に配置されていて上記エミッタ
領域を上記ベース領域から完全に分離し、上記第2の導
電型であって上記第1のドーパントレベルに等しいか、
またはそれより高いドーパントレベルの第1の注入領域
と、を備えていることを特徴とするトランジスタデバイ
ス。 21.上記コレクタ領域と上記ベース領域との間に配置
されていて上記コレクタ領域を上記ベース領域から完全
に分離し、上記第2の導電型であって上記第1のドーパ
ントレベルに等しいか、またはそれより高いドーパント
レベルの第2の注入領域を更に備えている上記20に記
載のトランジスタデバイス。 22.上記第1の注入領域のための第1のドーパント材
料は、上記エミッタ/コレクタ領域のための第2のドー
パント材料よりも拡散性である上記20に記載のトラン
ジスタデバイス。 23.上記ベース領域に接続されているベース電極を更
に備えている上記20項に記載のトランジスタデバイ
ス。 24.エミッタ領域、コレクタ領域、及びベース領域を
有する絶縁体上シリコントランジスタを備え、上記エミ
ッタ領域及びコレクタ領域は、第1の導電型であり、上
記ベース領域は、上記エミッタ領域とコレクタ領域との
間に位置決めされ、第2の導電型であって第1のドーパ
ントレベルにドープされており、上記エミッタ領域及び
コレクタ領域と上記ベース領域との間に形成され、上記
エミッタ領域及びコレクタ領域を上記ベース領域から完
全に分離しているハロー接合構造を更に備えていること
を特徴とするトランジスタデバイス。 25.上記ハロー接合構造及び上記ベース領域は同一の
導電型であり、上記ハロー接合構造は、上記第1のドー
パントレベルに等しいか、またはそれより高いドーパン
トレベルを有している上記24に記載のトランジスタデ
バイス。 26.上記ハロー接合構造内の第1のドーパント材料
は、上記エミッタ及びコレクタ領域内の第2のドーパン
ト材料よりも拡散性である上記25に記載のトランジス
タデバイス。 27.上記ベース領域に接続されているベース電極を更
に備えている上記24項に記載のトランジスタデバイ
ス。 28.絶縁体上半導体トランジスタデバイスを製造する
方法であって、 a.サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 b.上記半導体メサ内に第1の導電型のチャネル領域ド
ーパントを注入する段階と、 c.上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 d.上記半導体メサのソース領域及びドレイン領域内に
第2の導電型の低密度ドーパントを注入する段階と、 e.上記半導体メサの上記ソース領域及びドレイン領域
内に第1の導電型のドーパントを注入する段階と、 f.上記ソース領域及びドレイン領域内に第2の導電型
の高レベル濃度ドーパントを注入する段階と、 g.上記ソース領域及びドレイン領域内の上記第1の導
電型のドーパントを上記第2の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域と上記チャネル領域との
間にハロー注入を形成させる段階と、を備えていること
を特徴とする方法。 29.上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記28に記載の方法。 30.上記拡散段階は、上記デバイスを十分に加熱して
上記ソース領域及びドレイン領域内の上記第1の導電型
ドーパントを上記チャネル領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記28に記載の方法。 31.絶縁体上半導体トランジスタデバイスを製造する
方法であって、 a.サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 b.上記半導体メサ内に第1の導電型のチャネル領域ド
ーパントを注入する段階と、 c.上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 d.上記半導体メサのソース領域及びドレイン領域内に
第1の導電型のハロー注入ドーパントを注入する段階
と、 e.上記ソース領域及びドレイン領域内に第2の導電型
のドーパントを注入する段階と、 f.上記ソース領域及びドレイン領域内の上記第1の導
電型のドーパントを上記第2の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域を上記チャネル領域から
分離するハロー注入を形成させる段階と、を備えている
ことを特徴とする方法。 32.上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記31に記載の方法。 33.上記拡散段階は、上記デバイスを十分に加熱して
上記ソース領域及びドレイン領域内の上記第1の導電型
ドーパントを上記チャネル領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記31に記載の方法。 34.絶縁体上半導体トランジスタデバイスを製造する
方法であって、 a.サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 b.上記半導体メサ内に第1の導電型のベース領域ドー
パントを注入する段階と、 c.上記半導体メサ上にエミッタ領域及びコレクタ領域
を形成するためのマスクを作る段階と、 d.上記半導体メサのエミッタ領域及びコレクタ領域内
に第1の導電型のハロー注入ドーパントを注入する段階
と、 e.上記エミッタ領域及びコレクタ領域内に第2の導電
型のドーパントを注入する段階と、 f.上記エミッタ領域及びコレクタ領域内の上記第1の
導電型のドーパントを上記第2の導電型のドーパントの
拡散よりも早く上記ベース領域に向かって拡散させ、上
記エミッタ領域及びコレクタ領域を上記ベース領域から
完全に分離するハロー注入を形成させる段階と、を備え
ていることを特徴とする方法。 35.上記拡散段階は、時間単位の持続時間にわたって
ある範囲の摂氏温度で上記デバイスを焼戻す段階を含む
上記34に記載の方法。 36.上記拡散段階は、上記デバイスを十分に加熱して
上記エミッタ領域及びコレクタ領域内の上記第1の導電
型ドーパントを上記ベース領域に向かって拡散させるこ
とを含む段階を通して上記デバイスを更に処理する段階
を含む上記34に記載の方法。 37.絶縁体上半導体トランジスタ(100)は、半導
体サブストレート(32)を覆っている絶縁層(34)
上に形成された半導体メサ(36)を含む。第1の導電
型のソース及びドレイン領域(66、68)がメサの両
端に形成される。第2の導電型のボディノード(50)
が、メサ内のソース領域とドレイン領域との間に位置し
ている。ゲート絶縁体(40)及びゲート電極(46)
が、ボディノード上に横たわっている。ハロー注入(5
4、56)がソース領域及びドレイン領域をボディノー
ドまたはチャネル領域から完全に分離するように配置さ
れ、短チャネル効果を改善する。このトランジスタは、
パスゲートとして、及びDRAMにおける周辺トランジ
スタとして有用であり、またディジタル及びアナログ応
用に、及び小電力応用に有用である。
半導体トランジスタデバイス、及びそれらを製造する方
法を説明した。これらの実施例及び方法は、これらから
明白にされた他のものと共に、特許請求の範囲内にある
ものと理解されたい。
導体トランジスタを製造する開始材料を示している。
を示す図である。
段階を示す図である。
めの電圧源に接続されたトランジスタを示す図である。
である。
る、ハロー注入を有する絶縁体上半導体トランジスタの
しきい値電圧(Vt )対チャネル長(L)の散乱プロッ
トである。
る、ハロー注入を有していない絶縁体上半導体トランジ
スタのしきい値電圧(Vt )対チャネル長(L)の散乱
プロットである。
る、ハロー注入を有する絶縁体上半導体トランジスタの
サブシュレショルド勾配対チャネル長(L)の散乱プロ
ットである。
る、ハロー注入を有していない絶縁体上半導体トランジ
スタのサブシュレショルド勾配対チャネル長(L)の散
乱プロットである。
曲線である。
体上半導体トランジスタを製造する開始材料を示してい
る。
段階を示す図である。
最終段階を示す図である。
るための電圧源に接続されたトランジスタを示す図であ
る。
体上半導体トランジスタを製造する開始材料を示してい
る。
段階を示す図である。
最終段階を示す図である。
めの電圧源に接続されたトランジスタを示す図である。
絶縁体上半導体トランジスタを製造する開始材料を示し
ている。
段階を示す図である。
最終段階を示す図である。
めの電圧源に接続されたトランジスタを示す図である。
0、258 絶縁体 36、236 半導体メサ 42 導電性材料 44、72、84、244、270、284 フォトレ
ジスト 46、146 ゲート 48 ソース領域 50 チャネル領域 52 ドレイン領域 54、56、254、256、354、356 ハロー
注入領域 66、166 ソース接合 68、168 ドレイン接合 74 ゲート接触孔 76 ソース接触孔 78 ドレイン接触孔 80、280 導体 86 87、88、286、287、288 接続 100 MOSFETトランジスタ 200 NPNバイポーラトランジスタ 250 ベース領域 266 エミッタ領域 268 コレクタ領域 274 エミッタ接触孔 276 ベース接触孔 278 コレクタ接触孔 300 PNPバイポーラトランジスタ
Claims (2)
- 【請求項1】 絶縁層と、 上記絶縁層に接する第1の表面、及び上記第1の表面と
は反対側の第2の表面を有する半導体メサと、を備えて
いるトランジスタであって、上記半導体メサは、 上記半導体メサ内にあって第1の導電型の第1のソース
/ドレイン領域と、 上記半導体メサ内にあって上記第1の導電型の第2のソ
ース/ドレイン領域と、 上記絶縁層に接触し、上記メサの上記第2の表面まで伸
び、上記第1のソース/ドレイン領域と第2のソース/
ドレイン領域との間に位置し、第2の導電型であって第
1のドーパントレベルのボディ領域と、 上記第1のソース/ドレイン領域と上記ボディ領域との
間に配置されていて上記第1のソース/ドレイン領域を
上記ボディ領域から完全に分離し、上記第2の導電型で
あって上記第1のドーパントレベルに実質的に等しい
か、またはそれより高いドーパントレベルの第1の注入
領域と、を備えていることを特徴とするトランジスタ。 - 【請求項2】 絶縁体上半導体トランジスタデバイスを
製造する方法であって、 a.サブストレート上に横たわる絶縁層上に半導体メサ
を作る段階と、 b.上記半導体メサ内に第1の導電型のチャネル領域ド
ーパントを注入する段階と、 c.上記半導体メサ上にゲート絶縁体及びゲートを作る
段階と、 d.上記半導体メサのソース領域及びドレイン領域内に
第2の導電型の低密度ドーパントを注入する段階と、 e.上記半導体メサの上記ソース領域及びドレイン領域
内に第1の導電型のドーパントを注入する段階と、 f.上記ソース領域及びドレイン領域内に第2の導電型
の高レベル濃度ドーパントを注入する段階と、 g.上記ソース領域及びドレイン領域内の上記第1の導
電型のドーパントを上記第2の導電型のドーパントの拡
散よりも早く上記チャネル領域に向かって拡散させ、上
記ソース領域及びドレイン領域と上記チャネル領域との
間にハロー注入を形成させる段階と、を備えていること
を特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1336496P | 1996-03-13 | 1996-03-13 | |
US60/013364 | 1996-03-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH104198A true JPH104198A (ja) | 1998-01-06 |
Family
ID=21759592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9055947A Pending JPH104198A (ja) | 1996-03-13 | 1997-03-11 | ハロー注入を有するシリコン上半導体トランジスタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5936278A (ja) |
JP (1) | JPH104198A (ja) |
TW (1) | TW432634B (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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