JPH0225980A - Circuit diagram editor - Google Patents
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- JPH0225980A JPH0225980A JP63176046A JP17604688A JPH0225980A JP H0225980 A JPH0225980 A JP H0225980A JP 63176046 A JP63176046 A JP 63176046A JP 17604688 A JP17604688 A JP 17604688A JP H0225980 A JPH0225980 A JP H0225980A
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
計算機による回路設計支援システムの回路図エディタに
関し、
階層設計時において自動的に階層シンボルを作成するこ
とによって、階層シンボル作成の煩わしさと入力ミスを
なくし、既作成の回路を修正した場合にも階層シンボル
へのフィードバックが自動的に行われるようにすること
を目的とし、計算機による回路設計支援システムの回路
図エディタにおいて、回路情報から下位回路の外部入出
力端子に関する名称、入出力属性等のデータを収集し、
入出力属性に対応して左右に区分した端子数に応じて階
層シンボルの形状を決定するとともに、各外部端子名に
対応するピン名を昇順にソートシて該シンボル上に配置
することによって該下位回路を示す階層シンボルを作成
する階層シンボル自動作成処理手段と、該作成された階
層シンボルまたは既に作成された回路における階層シン
ボルを外部入力に応じて修正するシンボル編集処理手段
とを備え、階層回路編集時階層シンボルを自動的に作成
することによって構成する。[Detailed Description of the Invention] [Summary] This invention relates to a circuit diagram editor for a computer-based circuit design support system, which eliminates the troublesomeness and input errors of creating hierarchical symbols by automatically creating hierarchical symbols during hierarchical design, and eliminates the hassle of creating hierarchical symbols and eliminates input errors. The purpose is to automatically provide feedback to hierarchical symbols even when a created circuit is modified.In the circuit diagram editor of a computer-based circuit design support system, external input/output terminals of lower circuits can be changed from circuit information to Collect data such as names, input/output attributes, etc.
The shape of the hierarchical symbol is determined according to the number of terminals divided into left and right sections corresponding to the input/output attributes, and the pin names corresponding to each external terminal name are sorted in ascending order and arranged on the symbol, thereby creating the lower circuit. Hierarchical symbol automatic creation processing means that creates a hierarchical symbol indicating Configure by automatically creating hierarchical symbols.
本発明は計算機による回路設計支援システム（ＣＡＤ）
における回路図入力ツール（一般に回路図エディタと呼
ぶ）に係り、特に階層設計時において階層シンボルを自
動的に作成することができる回路図エディタに関するも
のである。The present invention is a circuit design support system (CAD) using a computer.
The present invention relates to a circuit diagram input tool (generally referred to as a circuit diagram editor), and particularly to a circuit diagram editor that can automatically create hierarchical symbols during hierarchical design.
電子回路は装置の多機能化、複雑化に伴って大規模なも
のとなる傾向にあって、これに伴って回路設計は回路の
機能ブロックを積み上げて回路構成を行う階層設計の手
法が一般化しつつあり、特に大規模なＬＳＩの設計には
階層設計が不可欠になっている。Electronic circuits tend to become larger in scale as devices become more multi-functional and complex, and as a result, hierarchical design methods, in which circuits are constructed by stacking circuit functional blocks, have become commonplace. Hierarchical design has become indispensable, especially in the design of large-scale LSIs.
回路設計を支援するＣＡＤの回路図エディタにおいても
階層設計を行うことができるが、この際下位階層回路を
引用するための階層シンボルを自動作成できることが要
望される。Hierarchical design can also be performed using a CAD circuit diagram editor that supports circuit design, but in this case, it is required to be able to automatically create hierarchical symbols for quoting lower hierarchical circuits.
第４図は階層設計と階層シンボルとの関係を説明するも
のであって、（ａ）は上位回路データを示しくｂｌは下
位回路データを示している。（ａｌに示す上位回路にお
ける階層シンボルＢＬＯＣＫＩは（ｂｌに示された下位
回路をシンボル化したものであり、そのピン名は（′ｂ
）に示す下位回路の各外部端子に対応している。FIG. 4 explains the relationship between the hierarchical design and the hierarchical symbols, where (a) shows upper circuit data and bl shows lower circuit data. The hierarchical symbol BLOCKI in the upper circuit shown in (al is a symbol of the lower circuit shown in (bl), and its pin name is ('b
) corresponds to each external terminal of the lower circuit shown.
従来の回路図エディタにおいて、階層設計を行う場合に
不可欠な下位階層回路を引用するための階層シンボルは
、回路図エディタとは別のエディタ（シンボルエディタ
）を使用して回路設計者が作成するか、または同一のエ
ディタを使用する場合でも回路設計者自身がシンボル形
状およびピン情報を入力して作成しなければならなかっ
た。In conventional schematic editors, do circuit designers use a separate editor (symbol editor) to create hierarchical symbols for quoting lower-level circuits, which are essential when performing hierarchical design? , or even when using the same editor, the circuit designer himself had to enter the symbol shape and pin information to create it.
Ｃ発明が解決しようとする課題〕
従来の回路図エディタにおいては、シンボルエディタを
用いて階層シンボルを作成する場合も、回路図エディタ
を用いて作成する場合も、エディタの操作者（主に回路
設計者）がシンボル形状、ピン名、ピン位置、ピン属性
等を入力しなければならない。そのため
■ 階層シンボル作成が煩わしい。Problem to be solved by the invention person) must input symbol shape, pin name, pin position, pin attributes, etc. Therefore, ■ Creating hierarchical symbols is troublesome.
■ 必要なデータを誤入力する可能性があり、下位回路
との整合性のチエツクを行わなければならない。■ Necessary data may be input incorrectly, and compatibility with lower-order circuits must be checked.
等の問題がある。There are other problems.
さらに回路データと階層シンボルデータとが独立してい
るため、下位回路を変更したことによって階層シンボル
が影響を受ける場合にも階層シボルはそのままとなるた
め、
■ 設計の途中で上位回路と下位回路との整合がとれな
くなる可能性がある。一般にこのようなミスは論理シミ
ュレーションのため等によって階層を展開する際に発見
される場合が多く、ミスの発見が遅れ手戻りが大きくな
るという問題がある。Furthermore, since the circuit data and hierarchical symbol data are independent, even if the hierarchical symbol is affected by changing the lower circuit, the hierarchical symbol remains the same. may become inconsistent. Generally, such mistakes are often discovered when the hierarchy is expanded due to logic simulation, etc., and there is a problem that the discovery of the mistake is delayed and rework becomes large.
本発明はこのような従来技術の問題点を解決しようとす
るものであって、下位回路を入力しまたは修正した際に
自動的に階層シンボルを作成することによって階層シン
ボル作成の煩わしさと入力ミスをなくし、また既に作成
された回路を修正した場合にも階層シンボルへのフィー
ドバックが自動的に行われるようにした回路図エディタ
を提供することを目的としている。The present invention aims to solve these problems in the prior art, and eliminates the troublesome task of creating hierarchical symbols and input errors by automatically creating hierarchical symbols when inputting or modifying lower-level circuits. The present invention aims to provide a circuit diagram editor that automatically provides feedback to hierarchical symbols even when a previously created circuit is modified.
本発明の回路図エディタは第１図の実施例に示されるよ
うに、計算機による回路設計支援システムの回路図エデ
ィタにおいて、階層シンボル自動作成処理手段２５と、
シンボル編集処理手段２３とを備えて、階層回路編集時
階層シンボルを自動的に作成するものである。As shown in the embodiment of FIG. 1, the circuit diagram editor of the present invention is a circuit diagram editor of a circuit design support system using a computer, and includes a hierarchical symbol automatic creation processing means 25,
The present invention includes a symbol editing processing means 23 to automatically create hierarchical symbols when editing a hierarchical circuit.
階層シンボル自動作成処理手段２５は、回路情報から下
位回路の外部入出力端子に関する名称、入出力属性等の
データを収集し、入出力属性に対応して左右に区分した
端子数に応じて階層シンボルの形状を決定するとともに
、各外部端子名に対応するピン名を昇順にソートして該
シンボル上に配置することによって該下位回路を示す階
層シンボルを作成するものである。The hierarchical symbol automatic creation processing means 25 collects data such as names and input/output attributes regarding external input/output terminals of lower circuits from the circuit information, and creates hierarchical symbols according to the number of terminals divided into left and right sections corresponding to the input/output attributes. At the same time, a hierarchical symbol indicating the lower circuit is created by sorting the pin names corresponding to each external terminal name in ascending order and arranging them on the symbol.
シンボル編集処理手段２３は、作成された階層シンボル
または既に作成された回路における階層シンボルを外部
入力に応じて修正するものである。The symbol editing processing means 23 is for modifying a created hierarchical symbol or a hierarchical symbol in an already created circuit in accordance with an external input.
本発明の回路図エディタはさらに階層シンボル自動作成
処理手段２５が、階層の下位回路における外部入出力端
子に接続された各回路素子からの入出力電流の合計値に
よって階１層シンボルにおける各ピンの入出力電流を示
す階層シンボルピン情報を作成するものである。Further, in the circuit diagram editor of the present invention, the hierarchical symbol automatic creation processing means 25 determines the value of each pin in the first layer symbol based on the total value of the input/output current from each circuit element connected to the external input/output terminal in the lower circuit of the layer. This creates hierarchical symbol pin information that indicates input/output current.
本発明において階層シンボルを作成するために下位回路
の回路情報から取り出される回路データと、これに対応
する階層シンボルのデータとは第５図に示されるような
ものである。In the present invention, the circuit data extracted from the circuit information of the lower circuit in order to create a hierarchical symbol and the corresponding hierarchical symbol data are as shown in FIG.
階層シンボル作成時にはこのような回路データを使用し
て、まず入力外部端子および入出力外部端子、または出
力外部端子のうち数の多い方に合せて、ピンを所定の間
隔で配置できるように階層シンボルの縦方向の大きさを
決定する。また横方向の大きさを予め定められた値にす
る。When creating a hierarchical symbol, use this kind of circuit data to first create a hierarchical symbol so that pins can be placed at predetermined intervals according to the greater number of input external terminals, input/output external terminals, or output external terminals. Determine the vertical size of Also, the size in the horizontal direction is set to a predetermined value.
次に外部端子の端子名を階層シンボルのピン名としてそ
れぞれ与え、入力、入出力、出力の各群のピンごとにピ
ン名称をアルファベットおよび数字の昇順にソートする
。そしてシンボル上において入力ピンと入出力ピンは左
側に出力ピンは右側に、ソートされた順に上から順次配
置する。Next, the terminal names of the external terminals are given as pin names of hierarchical symbols, and the pin names are sorted in ascending alphabetical and numerical order for each pin of each group of input, input/output, and output. Then, on the symbol, input pins and input/output pins are placed on the left side, output pins are placed on the right side, and sequentially from the top in the sorted order.
第６図は回路と階層シンボルとの関係を例示したもので
あって、ｆａ）は回路データを示し、図示のような各回
路素子に対し、外部端子として左側に配置された入力・
入出力端子と、右側に配置された出力端子とを有するこ
とが示されている。（ｂｌは階層シンボルを示し、ピン
間隔、Ｘ方向およびＹ方向の大きさ（Ｘ−３Ｉ ＺＥ、
Ｙ−３Ｉ ＺＥ）とピン名表示位置、およびシンボル
名・固有名の表示位置等は外部パラメータに応じて設定
される。FIG. 6 shows an example of the relationship between circuits and hierarchical symbols, where fa) indicates circuit data, and for each circuit element as shown in the figure, an input/output terminal placed on the left side as an external terminal is shown.
It is shown to have an input/output terminal and an output terminal located on the right side. (bl indicates the hierarchical symbol, the pin spacing, the size in the X direction and the Y direction (X-3I ZE,
Y-3I ZE), pin name display position, symbol name/specific name display position, etc. are set according to external parameters.
またピンの配置は入力・入出力端子は左列、出力端子は
右列とし、左列は入力端子、入出力端子の順で外部端子
名の昇順に配列し、右列も同様に外部端子名の昇順に配
列する。In addition, the pin arrangement is such that the input/input/output terminals are in the left column, and the output terminals are in the right column.Input terminals are arranged in the left column, then input/output terminals in ascending order of external terminal names, and the right column is also arranged with external terminal names. Arrange in ascending order.
このようにして求められた階層シンボルはデータベース
に格納される。The hierarchical symbols obtained in this way are stored in a database.
さらに回路情報を調べ、各外部端子についてそれに接続
された各回路素子からの入出力電流の合計値を求めて、
これをその外部端子に対応するピンについての階層シン
ボルピン情報としてデータベースに格納する。階層シン
ボルピン情報は階層シンボルを上位回路で引用した場合
に、回路のファンアウト等のチエツクを行う際に利用さ
れる。Furthermore, examine the circuit information and calculate the total value of input and output current from each circuit element connected to each external terminal.
This is stored in the database as hierarchical symbol pin information regarding the pin corresponding to the external terminal. Hierarchical symbol pin information is used when checking circuit fan-out and the like when a hierarchical symbol is referenced in a higher-level circuit.
また既に作成ずみの回路をデータベースがら取り出して
修正を行う場合には、階層シンボルの変更が最小となる
ように自動修正を行う。これは作成済みの回路の場合、
その回路の階層シンボルが上位回路において既に引用さ
れている可能性があり、このような場合階層シンボルを
大幅に変更すると、これを引用している上位回路におけ
る修正の手間が増加するためである。Furthermore, when a circuit that has already been created is retrieved from the database and modified, automatic modification is performed so that changes in hierarchical symbols are minimized. If this is an already created circuit,
This is because there is a possibility that the hierarchical symbol of the circuit has already been cited in the higher-level circuit, and in such a case, if the hierarchical symbol is significantly changed, the trouble of making corrections in the higher-level circuit that is quoting it will increase.
階層シンボルの変更が最小になる自動修正のやり方とし
ては、外部端子が減少した場合にはこれに対応するピン
だけが除去されて、他のピンには変更を生じないように
すればよく、逆に外部端子が増加した場合にはこれに対
応して増加したピンの数だけシンボルの形状を伸ばして
その部分に増加したピンを配置し、他のピンは変更を加
えないようにする。An automatic correction method that minimizes changes in hierarchical symbols is to remove only the corresponding pin when the number of external pins decreases, without causing changes to other pins, and vice versa. If the number of external terminals is increased, the shape of the symbol is correspondingly extended by the increased number of pins, and the increased number of pins are placed in that area, while other pins are left unchanged.
第７図は回路変更に伴う階層シンボルの修正を例示した
ものであって、第６図に示された回路データに比べてｆ
ａ）は外部端子減少の場合を示し、ｆｂ）は外部端子増
加の場合を示している。FIG. 7 shows an example of modification of hierarchical symbols due to circuit changes, and compared to the circuit data shown in FIG.
a) shows the case where the external terminals are decreased, and fb) shows the case where the external terminals are increased.
第７図（ａ）においては、（１）に示す回路データにお
いて第６図の場合と比較して外部端子Ｄ２゜Ｄ３が除去
されているので、（２）に示す階層シンボルにおいて外
形をそのままとして、ピンＤ２゜Ｄ３のみが除去されて
いる。In FIG. 7(a), external terminals D2 and D3 have been removed from the circuit data shown in (1) compared to the case of FIG. , only pins D2 and D3 are removed.
また第７図ｆｂｌにおいては、（１）に示す回路データ
において第６図の場合と比較して左列の外部端子Ｄ４．
Ｄ５が追加されているので、（２）に示す階層シンボル
において、外形を伸ばしてピンＤ４．Ｄ５を最上部に追
加している。In addition, in FIG. 7fbl, in the circuit data shown in (1), compared to the case of FIG. 6, external terminals D4.
Since D5 has been added, in the hierarchical symbol shown in (2), extend the outline and make pin D4. D5 is added at the top.
第１図は本発明の回路図エディタの一実施例の構成を示
す図である。１０はグラフィックデイスプレィであって
、回路図を表示し、また操作者が所要のデータ入力を行
うことができる。２０は回路図エディタ、３０は回路情
報を格納するデータベースである。FIG. 1 is a diagram showing the configuration of an embodiment of a circuit diagram editor of the present invention. A graphic display 10 displays a circuit diagram and allows an operator to input necessary data. 20 is a circuit diagram editor, and 30 is a database that stores circuit information.
グラフィックデイスプレィ１０からのデータ入力はマン
マシンインタフェース（ＭＭ■）２１を経て、回路情報
編集処理部２２およびシンボル編集処理部２３との間の
インタフェースをとらえる。Data input from the graphic display 10 passes through a man-machine interface (MM) 21 and is an interface between the circuit information editing processing section 22 and the symbol editing processing section 23.
回路情報編集処理部２２においては、回路情報を蓄積す
る内部テーブル２４の情報を用いて、回路素子および信
号線の入力、削除等の処理を行って内部テーブル２４を
修正する。階層シンボル自動作成処理部２５は内部テー
ブル２４および階層シンボルの情報を蓄積する内部テー
ブル２６の情報を用いて自動的に階層シンボルを作成し
、作成された情報を用いて内部テーブル２６を修正する
。The circuit information editing processing section 22 uses the information in the internal table 24 that stores circuit information to perform processing such as inputting and deleting circuit elements and signal lines, thereby modifying the internal table 24. The hierarchical symbol automatic creation processing section 25 automatically creates a hierarchical symbol using information in the internal table 24 and an internal table 26 that stores information on hierarchical symbols, and modifies the internal table 26 using the created information.
さらにシンボル編集処理部２３はマンマシンインタフェ
ース２１を経て入力されたデータを用いて内部テーブル
２６における階層シンボルの情報を修正する。この際内
部テーブル２４および２６に予めセットされている情報
はファイル１０部２７を経て回路データベース３０から
読み出したものであり、内部テーブル２４および２６に
対する情報の入力・修正が終了したとき、それらの情報
はファイル１０部２７を経て回路データベース３０に格
納される。Furthermore, the symbol editing processing section 23 modifies the information on the hierarchical symbols in the internal table 26 using the data input via the man-machine interface 21. At this time, the information preset in the internal tables 24 and 26 is read from the circuit database 30 via the file 10 part 27, and when the input and modification of information to the internal tables 24 and 26 is completed, the information is is stored in the circuit database 30 via the file 10 part 27.
第２図は第１図に示された実施例における処理を示すフ
ローチャートである。FIG. 2 is a flowchart showing the processing in the embodiment shown in FIG.
回路情報の編集処理時、まず初めての編集が否かをみて
（ステップＳ１）、初めての編集のときは下位回路の入
力・入出力・出力の外部端子数を数え（ステップＳ２）
、入力外部端子数十入出力外部端子数と出力外部端子数
とで大きい方の端子数によってシンボル形状の縦方向の
サイズを決定する（ステップＳ３）。次に外部端子を入
出力属性ごとに端子名によってソートして、アルファベ
ント、数字の昇順に配列を決定し、（ステップＳ４）、
シンボルピンを外部端子と同じ名称にしてソートして決
定した順に配置する。この際入力・入出力ピンは左側に
、出力ピンは右側に配置する（ステップＳ５）。そして
各種名称の表示位置をシンボルの形状から決定し、定義
する（ステップＳ６）。さらに外部端子に接続する回路
素子からの入出力電流値を合計して、シンボルの各ピン
の入出力電流として定義する（ステップ３７）、その後
シンボル編集を行うときは、階層シンボル編集処理を行
って（ステップＳ８，３９）終了する。When editing circuit information, first check to see if it is the first time editing (step S1), and if it is the first time editing, count the number of input/input/output/output external terminals of the lower circuit (step S2).
, tens of input external terminals. The vertical size of the symbol shape is determined based on the larger of the number of input/output external terminals and the number of output external terminals (step S3). Next, the external terminals are sorted by terminal name for each input/output attribute, and the arrangement is determined in ascending order of alpha vents and numbers (step S4).
Sort the symbol pins with the same names as the external terminals and place them in the determined order. At this time, input/input/output pins are placed on the left side, and output pins are placed on the right side (step S5). Then, display positions of various names are determined and defined based on the shapes of the symbols (step S6). Furthermore, the input/output current values from the circuit elements connected to the external terminals are summed and defined as the input/output current of each pin of the symbol (step 37).When editing the symbol after that, perform hierarchical symbol editing processing. (Step S8, 39) End.
一方、既に編集された回路の場合は、既に定義されてい
る階層シンボルのピン数とその回路の外部を端子数とを
比較して（ステップＳＩＯ，）、等しければステップＳ
７の処理に移行する（ステップ５１１）。等しくないと
きは外部端子数がピン数より多いか否かをみて（ステッ
プ３１２）、多かったときは増加した外部端子数分シン
ボルの縦方向形状を伸ばしくステップ５１３）、増加し
た外部端子についてだけソートしてシンボルの形状を伸
ばした部分に配置したのちステップＳ７へ移行する（ス
テップ５１４）。また外部端子数がピン数より少ないと
きは、減少した外部端子に相当する数のピンをシンボル
から削除してステップＳ７へ移行する（ステップ５１５
）。On the other hand, in the case of a circuit that has already been edited, the number of pins of the hierarchical symbol already defined and the number of external terminals of the circuit are compared (step SIO,), and if they are equal, step S
The process moves to step 7 (step 511). If they are not equal, check whether the number of external terminals is greater than the number of pins (step 312), and if it is, extend the vertical shape of the symbol by the increased number of external terminals (step 513), and only for the increased external terminals. After sorting and arranging the shape of the symbol in the stretched part, the process moves to step S7 (step 514). If the number of external terminals is less than the number of pins, the number of pins corresponding to the reduced number of external terminals is deleted from the symbol and the process moves to step S7 (step 515).
).
第３図は本発明の一実施例のシステム構成を示したもの
である。３１は全体を制御する中央処理装置（ＣＰＵ）
であって、バス３２を介して各部と接続される。３３は
メモリであって各処理プログラムおよびデータ格納され
るものであり、第１図に示された回路図エディタもこの
メモリートに構築される。３４は二次記憶装置であって
、回路データ等を格納する。３５は命令を外部から入力
するためのキーボード、３６は回路素子や信号線等に対
する座標入力を行うための座標入力装置、３７は回路図
を可視的に表示するグラフィックデイスプレィである。FIG. 3 shows the system configuration of one embodiment of the present invention. 31 is a central processing unit (CPU) that controls the whole
It is connected to each part via a bus 32. A memory 33 stores each processing program and data, and the circuit diagram editor shown in FIG. 1 is also constructed in this memory. A secondary storage device 34 stores circuit data and the like. 35 is a keyboard for inputting commands from the outside; 36 is a coordinate input device for inputting coordinates for circuit elements, signal lines, etc.; and 37 is a graphic display for visually displaying a circuit diagram.
以上説明したように本発明の回路図エディタによれば、
下位回路から階層シンボルを自動作成することができる
ので、前述の課題をすべて解決することができる。As explained above, according to the circuit diagram editor of the present invention,
Since hierarchical symbols can be automatically created from lower-level circuits, all of the above-mentioned problems can be solved.
■ 階層シンボルが自動作成されるのでその作成の手間
が不要となり、階層シンボル作成の煩わしさが除去され
る。■ Hierarchical symbols are automatically created, so there is no need to create them, and the hassle of creating hierarchical symbols is eliminated.
■ 階層シンボルが自動作成されるので、データの誤入
力に基づくトラブルから解放される。■ Hierarchical symbols are automatically created, eliminating troubles caused by incorrect data input.
■ 階層シンボルが自動作成されるので回路と階層シン
ボルは必ず一致し、上位回路と下位回路との整合性がよ
（なる。■ Hierarchical symbols are automatically created, so circuits and hierarchical symbols always match, improving consistency between upper and lower circuits.
従って本発明によれば、回路設計支援システムによる階
層回路設計時の生産性・信頼性を向上することができる
。Therefore, according to the present invention, it is possible to improve productivity and reliability when designing hierarchical circuits using a circuit design support system.
第１図は本発明の回路図エディタの一実施例の構成を示
す図、
第２図は第１図に示された実施例における処理を示すフ
ローチャート、
第３図は本発明の一実施例のシステム構成を示す図、
第４図は階層設計と階層シンボルとの関係を説明する図
、
第５図は下位回路情報から取り出すデータと対応する階
層シンボルのデータとを示す図、第６図は回路と階層シ
ンボルとの関係を示す図、第７図は回路変更に伴う階層
シンボルの修正を示す図である。
１０・・・グラフィックデイスプレィ
２０・・・回路図エディタ
３０・・・回路データベース
２２・・・回路情報編集処理部
２３・・・シンボル編集処理部
２５・・・階層シンボル自動作成処理部上位回路データ
特許出願人 富 士 通 株式会社
代理人 弁理士 玉 蟲 久五部
（外１名）
（ｂｌ
１階層設計と階層／ンボルとの関係を説明する図画
４ 図Fig. 1 is a diagram showing the configuration of an embodiment of the circuit diagram editor of the present invention, Fig. 2 is a flow chart showing the processing in the embodiment shown in Fig. 1, and Fig. 3 is a diagram showing the configuration of an embodiment of the circuit diagram editor of the present invention. Figure 4 is a diagram showing the system configuration; Figure 4 is a diagram explaining the relationship between hierarchical design and hierarchical symbols; Figure 5 is a diagram showing data extracted from lower-level circuit information and corresponding hierarchical symbol data; Figure 6 is a circuit diagram. FIG. 7 is a diagram illustrating the modification of the hierarchical symbols due to circuit changes. 10...Graphic display 20...Circuit diagram editor 30...Circuit database 22...Circuit information editing processing section 23...Symbol editing processing section 25...Hierarchical symbol automatic creation processing section Upper circuit data Patent applicant Fujitsu Co., Ltd. Agent Patent attorney Tamamushi Kugobe (1 other person) (bl Diagram explaining the relationship between the 1-level design and the levels/embols)
4 Figure
Claims (2)
ィタにおいて、 回路情報から下位回路の外部入出力端子に関する名称、
入出力属性等のデータを収集し、入出力属性に対応して
左右に区分した端子数に応じて階層シンボルの形状を決
定するとともに、各外部端子名に対応するピン名を昇順
にソートして該シンボル上に配置することによつて該下
位回路を示す階層シンボルを作成する階層シンボル自動
作成処理手段（２５）と、 該作成された階層シンボルまたは既に作成された回路に
おける階層シンボルも外部入力に応じて修正するシンボ
ル編集処理手段（２３）とを備え、階層回路編集時階層
シンボルを自動的に作成することを特徴とする回路図エ
ディタ。(1) In the circuit diagram editor of the computer-based circuit design support system, the name of the external input/output terminal of the lower circuit from the circuit information,
Data such as input/output attributes is collected, and the shape of the hierarchical symbol is determined according to the number of terminals divided into left and right sections corresponding to the input/output attributes, and the pin names corresponding to each external terminal name are sorted in ascending order. a hierarchical symbol automatic creation processing means (25) for creating a hierarchical symbol indicating the lower circuit by placing it on the symbol; A circuit diagram editor comprising a symbol editing processing means (23) for modifying accordingly, and automatically creating hierarchical symbols when editing a hierarchical circuit.
さらに階層の下位回路における外部入出力端子に接続さ
れた各回路素子からの入出力電流の合計値によつて該階
層シンボルにおける各ピンの入出力電流を示す階層シン
ボルピン情報を作成することを特徴とする請求項第１項
記載の回路図エディタ。(2) The hierarchical symbol automatic creation processing means (25)
Furthermore, hierarchical symbol pin information indicating the input/output current of each pin in the hierarchical symbol is created based on the total value of the input/output current from each circuit element connected to the external input/output terminal in the lower circuit of the hierarchy. The circuit diagram editor according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176046A JPH0225980A (en) | 1988-07-14 | 1988-07-14 | Circuit diagram editor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176046A JPH0225980A (en) | 1988-07-14 | 1988-07-14 | Circuit diagram editor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225980A true JPH0225980A (en) | 1990-01-29 |
Family
ID=16006773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176046A Pending JPH0225980A (en) | 1988-07-14 | 1988-07-14 | Circuit diagram editor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225980A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06131410A (en) * | 1992-10-22 | 1994-05-13 | Kawasaki Steel Corp | Electric circuit design method and cad device for electric circuit design |
| US6886144B2 (en) * | 2002-05-29 | 2005-04-26 | Fujitsu Limited | Logic verification method for semiconductor device |
| US8219586B2 (en) | 2010-08-30 | 2012-07-10 | Fujitsu Limited | Support apparatus and method |
-
1988
- 1988-07-14 JP JP63176046A patent/JPH0225980A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06131410A (en) * | 1992-10-22 | 1994-05-13 | Kawasaki Steel Corp | Electric circuit design method and cad device for electric circuit design |
| US6886144B2 (en) * | 2002-05-29 | 2005-04-26 | Fujitsu Limited | Logic verification method for semiconductor device |
| US8219586B2 (en) | 2010-08-30 | 2012-07-10 | Fujitsu Limited | Support apparatus and method |
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