JPH02188846A - リクエストキャンセル方式 - Google Patents
リクエストキャンセル方式Info
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- JPH02188846A JPH02188846A JP1008064A JP806489A JPH02188846A JP H02188846 A JPH02188846 A JP H02188846A JP 1008064 A JP1008064 A JP 1008064A JP 806489 A JP806489 A JP 806489A JP H02188846 A JPH02188846 A JP H02188846A
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- 238000000034 method Methods 0.000 claims abstract description 9
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000000644 propagated effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
記憶装置へのリクエストをキャンセルするリクエストキ
ャンセル方式に関し、 バンクビジーフラグ群から取り出したアクセス対象のバ
ンクがビジーでない場合に、後続アクセスの当該バンク
と前サイクでバンクビジーでないとされたアクセス対象
の先行アクセスのバンクとが一致するか否かを比較する
比較器を設け、一致する場合に後続アクセスをキャンセ
ルし、バンクビジー検索処理がデイレイによってマシン
サイクル内に修まらない事態を解消することを目的とし
、記憶装置のバンクのビジー状態を格納するバンクビジ
ーフラグ群と、このバンクビジーフラグ群から取り出し
たアクセス対象のバンクがビジーでない場合に、後続ア
クセスの当該バンクと前サイクルでバンクビジーでない
とされたアクセス対象の先行アクセスのバンクとが一致
するか否かを両アクセスのアドレスをもとに比較する比
較器とを備え、この比較器によって一致が検出された場
合に、一致した後続アクセスのリクエストをキャンセル
して記憶装置およびパイプラインに送出しないように構
成する。
ャンセル方式に関し、 バンクビジーフラグ群から取り出したアクセス対象のバ
ンクがビジーでない場合に、後続アクセスの当該バンク
と前サイクでバンクビジーでないとされたアクセス対象
の先行アクセスのバンクとが一致するか否かを比較する
比較器を設け、一致する場合に後続アクセスをキャンセ
ルし、バンクビジー検索処理がデイレイによってマシン
サイクル内に修まらない事態を解消することを目的とし
、記憶装置のバンクのビジー状態を格納するバンクビジ
ーフラグ群と、このバンクビジーフラグ群から取り出し
たアクセス対象のバンクがビジーでない場合に、後続ア
クセスの当該バンクと前サイクルでバンクビジーでない
とされたアクセス対象の先行アクセスのバンクとが一致
するか否かを両アクセスのアドレスをもとに比較する比
較器とを備え、この比較器によって一致が検出された場
合に、一致した後続アクセスのリクエストをキャンセル
して記憶装置およびパイプラインに送出しないように構
成する。
本発明は、記憶装置へのリクエストをキャンセルするリ
クエストキャンセル方式に関するものである。
クエストキャンセル方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来、複
数のアクセス元装置から共有する主記憶装置（ＭＳＵ）
のバンクをアクセスする場合、第４図構成によって先行
アクセスと、後続アクセスとが同一バンクを使用しない
ように制御している。この際、先行アクセスがバンクビ
ジーフラグ群２１から未使用とされたバンクをアクセス
要求し、次のサイクルで後続アクセスが同一バンクをア
クセス要求した場合、図中に点線を用いて示すパスによ
って使用中（ビジー）である旨の検出を行って、第５図
後続アクセス（アクセス元装置（Ｂ））のサイクルＰＲ
Ｉでアクセス要求を受付ないようにしていたため、主記
憶装置の規模が大きくなるに従い、又はアクセス元装置
が増えるに従い、このパス中に存在する選択器３０、解
読器などの論理回路のゲート数やゲート段数などが多く
なり、デイレイが１マシンサイクル内に修まらなくなっ
てしまうという問題があった。
数のアクセス元装置から共有する主記憶装置（ＭＳＵ）
のバンクをアクセスする場合、第４図構成によって先行
アクセスと、後続アクセスとが同一バンクを使用しない
ように制御している。この際、先行アクセスがバンクビ
ジーフラグ群２１から未使用とされたバンクをアクセス
要求し、次のサイクルで後続アクセスが同一バンクをア
クセス要求した場合、図中に点線を用いて示すパスによ
って使用中（ビジー）である旨の検出を行って、第５図
後続アクセス（アクセス元装置（Ｂ））のサイクルＰＲ
Ｉでアクセス要求を受付ないようにしていたため、主記
憶装置の規模が大きくなるに従い、又はアクセス元装置
が増えるに従い、このパス中に存在する選択器３０、解
読器などの論理回路のゲート数やゲート段数などが多く
なり、デイレイが１マシンサイクル内に修まらなくなっ
てしまうという問題があった。
本発明は、バンクビジーフラグ群から取り出したアクセ
ス対象のバンクがビジーでない場合に、後続アクセスの
当該バンクと前サイクルでバンクビジーでないとされた
アクセス対象の先行アクセスのバンクとが一致するか否
かを比較する比較器を設け、一致する場合に後続アクセ
スをキャンセルし、バンクビジー検索処理がデイレイに
よってマシンサイクル内に修まらない事態を解消するこ
とを目的としている。
ス対象のバンクがビジーでない場合に、後続アクセスの
当該バンクと前サイクルでバンクビジーでないとされた
アクセス対象の先行アクセスのバンクとが一致するか否
かを比較する比較器を設け、一致する場合に後続アクセ
スをキャンセルし、バンクビジー検索処理がデイレイに
よってマシンサイクル内に修まらない事態を解消するこ
とを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、バンクビジーフラグ群１は、記憶装置
のバンクがビジー状態（使用中）か否かを表す情報を、
アドレスに対応づけて格納するものである。
のバンクがビジー状態（使用中）か否かを表す情報を、
アドレスに対応づけて格納するものである。
比較器１３は、バンクビジーフラグ群１から読み出した
アクセス対象のバンクがビジーでない場合に、後続アク
セスの当該バンクと前サイクルでバンクビジーでないと
されたアクセス対象の先行アクセスのバンクとが一致す
るか否かを比較するものである。
アクセス対象のバンクがビジーでない場合に、後続アク
セスの当該バンクと前サイクルでバンクビジーでないと
されたアクセス対象の先行アクセスのバンクとが一致す
るか否かを比較するものである。
キャンセル制御回路１５は、比較器１３によって一致す
ると判別された場合に、一致する後続アクセスのリクエ
スト内容をキャンセルするものである。
ると判別された場合に、一致する後続アクセスのリクエ
スト内容をキャンセルするものである。
本発明は、第１図に示すように、バンクビジーフラグ群
ｌから読み出したビジーフラグによってアクセス対象の
バンクが未使用とされた場合、この後続アクセスの当該
バンクと前サイクルでバンクビジーでないとされたアク
セス対象の先行アクセスのバンクとを比較器１３によっ
て一致するか否かを比較し、一致した場合に、キャンセ
ル制御回路１５が後続アクセスのリクエスト内容をキャ
ンセルし、ＭＳＵ （主記憶装置）およびパイプライン
に当該リクエスト内容を送出しないようにしている。
ｌから読み出したビジーフラグによってアクセス対象の
バンクが未使用とされた場合、この後続アクセスの当該
バンクと前サイクルでバンクビジーでないとされたアク
セス対象の先行アクセスのバンクとを比較器１３によっ
て一致するか否かを比較し、一致した場合に、キャンセ
ル制御回路１５が後続アクセスのリクエスト内容をキャ
ンセルし、ＭＳＵ （主記憶装置）およびパイプライン
に当該リクエスト内容を送出しないようにしている。
従って、先行アクセスと、後続アクセスとが同一バンク
をアクセスの対象とし、後続アクセスはそのアクセスの
ＰＲＯサイクルでバンクビジーフラグ群１から未使用の
バンクビジー信号を得ても、これに続く次のサイクルＰ
ＲＩで同一バンクと判明した場合に、その後続アクセス
のリクエスト内容をキャンセルすることにより、従来の
第４図構成におけるパスを構成する回路のデイレイによ
ってバンクビジーか否かを検索する処理が１マシンサイ
クル内に修まらなくなる事態の発生を回避することが可
能となる。
をアクセスの対象とし、後続アクセスはそのアクセスの
ＰＲＯサイクルでバンクビジーフラグ群１から未使用の
バンクビジー信号を得ても、これに続く次のサイクルＰ
ＲＩで同一バンクと判明した場合に、その後続アクセス
のリクエスト内容をキャンセルすることにより、従来の
第４図構成におけるパスを構成する回路のデイレイによ
ってバンクビジーか否かを検索する処理が１マシンサイ
クル内に修まらなくなる事態の発生を回避することが可
能となる。
次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。以下アクセス元装
置（Ａ）が先行アクセス装置、アクセス元装置（Ｂ）が
後続アクセス装置とし、同一バンクをアクセスする場合
について説明する。
成および動作を順次詳細に説明する。以下アクセス元装
置（Ａ）が先行アクセス装置、アクセス元装置（Ｂ）が
後続アクセス装置とし、同一バンクをアクセスする場合
について説明する。
第１に、アクセス元装置（Ａ）のサイクルＰＲＯ（第２
図）の動作を説明する。
図）の動作を説明する。
第１図において、先行アクセスであるアクセス元装置（
Ａ）がリクエスト信号（ＯＰコード、アドレスなど）を
インタフェースレジスタ（１０）２１．３−１に図示の
ように設定したことに対応して、アドレスの下位ｎビッ
トを解読器（ＤＥＣ）４−１によってデコードして選択
器（ＳＥＬ）１−１に入力し、バンクビジーフラグ群１
から該当バンクがここでは仮に未使用状態の信号を検索
器５−１に入力すると共にインタフェースレジスタ２−
１からのアドレスの下位ｎビットを入力する。検索器５
〜１は、未使用状態を表す不一致信号をＡＮＤ回路６−
１に入力する。このＡＮＤ回路６−１は、不一致信号と
、インタフェースレジスタ３−１から入力されたリクエ
スト信号との論理積を演算し、その演算結果を優先Ｉｌ
１位制御部７に人力する。第１図において、使用対象と
しているバンクが未使用状態であるアクセス元装置（Ａ
）のリクエストの通知を受けた優先順次制御部７は、イ
ンタフェースレジスタ３−１から送出された先行アクセ
スのリクエスト内容を選択器（ＲＱＳＥＬ）８によって
選択させてレジスタ（ＰＲｌ）１４に設定すると共に、
アドレス選択信号をレジスタ（ＰＲＩｏ）９に設定する
。また、このサイクルで、後続アクセス元であるアクセ
ス元装置（Ｂ）がインタフェースレジスタ２−２．３−
２にアドレスおよびリクエストオペコードなどを図示の
ように設定したとする。
Ａ）がリクエスト信号（ＯＰコード、アドレスなど）を
インタフェースレジスタ（１０）２１．３−１に図示の
ように設定したことに対応して、アドレスの下位ｎビッ
トを解読器（ＤＥＣ）４−１によってデコードして選択
器（ＳＥＬ）１−１に入力し、バンクビジーフラグ群１
から該当バンクがここでは仮に未使用状態の信号を検索
器５−１に入力すると共にインタフェースレジスタ２−
１からのアドレスの下位ｎビットを入力する。検索器５
〜１は、未使用状態を表す不一致信号をＡＮＤ回路６−
１に入力する。このＡＮＤ回路６−１は、不一致信号と
、インタフェースレジスタ３−１から入力されたリクエ
スト信号との論理積を演算し、その演算結果を優先Ｉｌ
１位制御部７に人力する。第１図において、使用対象と
しているバンクが未使用状態であるアクセス元装置（Ａ
）のリクエストの通知を受けた優先順次制御部７は、イ
ンタフェースレジスタ３−１から送出された先行アクセ
スのリクエスト内容を選択器（ＲＱＳＥＬ）８によって
選択させてレジスタ（ＰＲｌ）１４に設定すると共に、
アドレス選択信号をレジスタ（ＰＲＩｏ）９に設定する
。また、このサイクルで、後続アクセス元であるアクセ
ス元装置（Ｂ）がインタフェースレジスタ２−２．３−
２にアドレスおよびリクエストオペコードなどを図示の
ように設定したとする。
第２に、アクセス元装置（Ａ）のサイクルＰＲＩ（第２
図）の動作を説明する。
図）の動作を説明する。
第１図において、サイクルＰＲＯで先行アクセスのリク
エスト内容をレジスタ（ＰＲＩ）１４に設定および先行
アクセスアドレス選択信号をレジスタ（ＰＲＩ’ ）９
に設定したことに対応して、レジスタ（ＰＲＩ）のリク
エスト内容をレジスタ（ＰＩ）１７−１に設定すると共
に、レジスタ（ＰＲＩｏ）９からの選択信号を選択器（
ＡＤＳＥＬ）１０に入力して選択した先行アクセスのア
ドレスの下位ｎビットをレジスタ（Ｐｉｏ）１１に設定
する。また、このサイクルはアクセス元装置（Ｂ）のサ
イクルＰＲＯでもあり、後続アクセスに対して、第１の
先行アクセスのサイクルＰＲＯと同様にして、解読器（
ＤＥＣ）４−２、バンクビジーフラグ群１、選択器（Ｓ
ＥＬ）１−１、検索器５−２、ＡＮＤ回路６−２を介し
てバンクが未使用である旨（先行アクセスのサイクルＰ
ＲＩでは、そのアクセスが使用しようとするバンクにつ
いて、バンクビジーフラグ群１に未だ登録していないた
めに、未使用となる）を優先順位制御部７に入力する。
エスト内容をレジスタ（ＰＲＩ）１４に設定および先行
アクセスアドレス選択信号をレジスタ（ＰＲＩ’ ）９
に設定したことに対応して、レジスタ（ＰＲＩ）のリク
エスト内容をレジスタ（ＰＩ）１７−１に設定すると共
に、レジスタ（ＰＲＩｏ）９からの選択信号を選択器（
ＡＤＳＥＬ）１０に入力して選択した先行アクセスのア
ドレスの下位ｎビットをレジスタ（Ｐｉｏ）１１に設定
する。また、このサイクルはアクセス元装置（Ｂ）のサ
イクルＰＲＯでもあり、後続アクセスに対して、第１の
先行アクセスのサイクルＰＲＯと同様にして、解読器（
ＤＥＣ）４−２、バンクビジーフラグ群１、選択器（Ｓ
ＥＬ）１−１、検索器５−２、ＡＮＤ回路６−２を介し
てバンクが未使用である旨（先行アクセスのサイクルＰ
ＲＩでは、そのアクセスが使用しようとするバンクにつ
いて、バンクビジーフラグ群１に未だ登録していないた
めに、未使用となる）を優先順位制御部７に入力する。
優先順位制御部は、後続アクセスのリクエスト内容をレ
ジスタ（ＰＲＩＭ４に設定すると共に選択信号をレジス
タ（ＰＲＩｏ）９に設定する。
ジスタ（ＰＲＩＭ４に設定すると共に選択信号をレジス
タ（ＰＲＩｏ）９に設定する。
第３に、アクセス元装置（Ａ）のサイクルＰ１（第２図
）の動作を説明する。
）の動作を説明する。
第１図において、サイクルＰＲＩで先行アクセスのリク
エスト内容をレジスタ（ＰＩ）１７−１に設定および先
行アクセスのアドレスの下位ｎビットをレジスタ（Ｐｉ
’）１１に設定したことに対応して、先行アクセスのリ
クエスト内容をレジスタ（Ｐ２）１７−２に設定すると
共に、比較器１３に対してレジスタ（Ｐｉ’）１１から
読み出した先行アクセスのアドレスの下位ｎビットを入
力およびレジスタ（ＰＲＩ“）から選択器（ＡＤＳＥＬ
）に入力して選択信号によって選択した後続アクセスの
アドレスの下位ｎビットを入力し、両者が等しいか否か
を比較する。この場合には、先行アクセスと後続アクセ
スとが同一バンクをアクセスしているので、一致（等し
い）信号がキャンセル制御回路（ＲＥＱ ＣＡＮＣＥ
Ｌ ＣＮＴＬ）１５に入力すると共に、インバータ１
２−２に入力する。この一致信号の入力されたキャンセ
ル制御回路１５は、ＡＮＤ回路１６にＬレベルの信号を
送出して、レジスタ（ＰＲＩ）１４７り’ら送出された
後続アクセスのリクエスト内容がレジスタ（ＰＬ）１７
−１に設定されないように阻止し、当該後続アクセスの
リクエスト内容をキャンセルする（第２図アクセス元装
置（Ｂ）のサイクルＰ１の×印）。これにより、後続ア
クセスが先行アクセルに続くサイクルで同一バンクにリ
クエスト要求した場合、後続アクセスのサイクルＰＲＩ
でキャンセルすることが可能となる。一方、一致信号の
入力されたインバータ１２−２は、これを反転して不一
致信号にし、ＡＮＤ回路１２−１を介してバンクビジー
フラグ群１の該当バンクにビジーである旨（使用中であ
る旨）を登録する。この登録した以降は、当該バンクビ
ジーフラグ群１から当該バンクがビジーである旨が読み
出されるので、更に遅れたサイクルの後続アクセスによ
って同一バンクが使用されることはない。
エスト内容をレジスタ（ＰＩ）１７−１に設定および先
行アクセスのアドレスの下位ｎビットをレジスタ（Ｐｉ
’）１１に設定したことに対応して、先行アクセスのリ
クエスト内容をレジスタ（Ｐ２）１７−２に設定すると
共に、比較器１３に対してレジスタ（Ｐｉ’）１１から
読み出した先行アクセスのアドレスの下位ｎビットを入
力およびレジスタ（ＰＲＩ“）から選択器（ＡＤＳＥＬ
）に入力して選択信号によって選択した後続アクセスの
アドレスの下位ｎビットを入力し、両者が等しいか否か
を比較する。この場合には、先行アクセスと後続アクセ
スとが同一バンクをアクセスしているので、一致（等し
い）信号がキャンセル制御回路（ＲＥＱ ＣＡＮＣＥ
Ｌ ＣＮＴＬ）１５に入力すると共に、インバータ１
２−２に入力する。この一致信号の入力されたキャンセ
ル制御回路１５は、ＡＮＤ回路１６にＬレベルの信号を
送出して、レジスタ（ＰＲＩ）１４７り’ら送出された
後続アクセスのリクエスト内容がレジスタ（ＰＬ）１７
−１に設定されないように阻止し、当該後続アクセスの
リクエスト内容をキャンセルする（第２図アクセス元装
置（Ｂ）のサイクルＰ１の×印）。これにより、後続ア
クセスが先行アクセルに続くサイクルで同一バンクにリ
クエスト要求した場合、後続アクセスのサイクルＰＲＩ
でキャンセルすることが可能となる。一方、一致信号の
入力されたインバータ１２−２は、これを反転して不一
致信号にし、ＡＮＤ回路１２−１を介してバンクビジー
フラグ群１の該当バンクにビジーである旨（使用中であ
る旨）を登録する。この登録した以降は、当該バンクビ
ジーフラグ群１から当該バンクがビジーである旨が読み
出されるので、更に遅れたサイクルの後続アクセスによ
って同一バンクが使用されることはない。
第２図は、後続アクセスが先行アクセスと同一バンクに
ついてリクエストを設定した場合の動作Ｉ を模式的に表したものである。アクセス元装置（Ａ）が
先行アクセスであって、アクセス元装置（Ｂ）が後続ア
クセスであって、同一のバンクをアクセスするものであ
る。先行アクセスであるアクセス元装置（Ａ）がサイク
ルＰ１の時に、第１図比較器１３によって、アクセス元
装置（Ａ）のアドレスの下位ｎビットと、アクセス元装
置（Ｂ）のアドレスの下位ｎビットとを比較し、一致し
た場合に、第２図図中“×”印を付したように、キャン
セル制御回路１５がレジスタ（ＰＩ）１７−１への後続
アクセスのリクエスト内容の設定をキャンセルするよう
にしている。
ついてリクエストを設定した場合の動作Ｉ を模式的に表したものである。アクセス元装置（Ａ）が
先行アクセスであって、アクセス元装置（Ｂ）が後続ア
クセスであって、同一のバンクをアクセスするものであ
る。先行アクセスであるアクセス元装置（Ａ）がサイク
ルＰ１の時に、第１図比較器１３によって、アクセス元
装置（Ａ）のアドレスの下位ｎビットと、アクセス元装
置（Ｂ）のアドレスの下位ｎビットとを比較し、一致し
た場合に、第２図図中“×”印を付したように、キャン
セル制御回路１５がレジスタ（ＰＩ）１７−１への後続
アクセスのリクエスト内容の設定をキャンセルするよう
にしている。
次に、第３図を用いて第１図構成の動作を具体的に説明
する。
する。
第３図において、■は、先行アクセスであるアクセス元
装置（＾）がリクエスト内容（アドレス、リクエストＯ
Ｐなど）をインタフェースレジスタ（１０）２−１．３
−１に設定する。
装置（＾）がリクエスト内容（アドレス、リクエストＯ
Ｐなど）をインタフェースレジスタ（１０）２−１．３
−１に設定する。
■は、後続アクセスであるアクセス元装置（Ｂ）が１サ
イクル遅れて、同一バンクをアクセスするリクエスト内
容（アドレス、リクエストＯＰなど）をインタフェース
レジスタ（１０）２−２．３−２に設定する。
イクル遅れて、同一バンクをアクセスするリクエスト内
容（アドレス、リクエストＯＰなど）をインタフェース
レジスタ（１０）２−２．３−２に設定する。
■は、バンクビジーＡが発生しない。
■は、バンクビジーＢが既述したようにサイクルＰ１で
発生する。
発生する。
■は、先行アクセスの検索器（Ａ）５−１が不一致（バ
ンクが未使用状態を表す）を検出する。
ンクが未使用状態を表す）を検出する。
■は、後続アクセスの検索器（Ｂ）５−２が不一致（バ
ンクが未使用状態を表す）をサイクルＰＲＯ１ＰＲＩの
間のみ検出する。
ンクが未使用状態を表す）をサイクルＰＲＯ１ＰＲＩの
間のみ検出する。
■は、アクセス元装置（Ａ）のリクエスト内容が図示の
レジスタを伝播する。
レジスタを伝播する。
■は、アクセス元部？！ （Ｂ）のリクエスト内容がレ
ジスタＰＲＯ１ＰＲＩについてのみ伝播し、次のレジス
タＰ１以降にはキャンセルして伝播しない。
ジスタＰＲＯ１ＰＲＩについてのみ伝播し、次のレジス
タＰ１以降にはキャンセルして伝播しない。
■は、レジスタＰＲＩ’ のアドレス選択指示である。
先行アクセスのサイクルＰＲＩの時に１０選択信号を選
択器（ＡＤＳＥＬ）１０に送出し、後続アクセスのサイ
クルＰＲＩの時に１１選択信号を選択器（ＡＤＳＥＬ）
１０に送出する。
択器（ＡＤＳＥＬ）１０に送出し、後続アクセスのサイ
クルＰＲＩの時に１１選択信号を選択器（ＡＤＳＥＬ）
１０に送出する。
［相］は、選択器（ＡＤＳＥＬ）１０が選択するインタ
フェースレジスタのアドレス内容である。
フェースレジスタのアドレス内容である。
■は、レジスタ（ＰＩ’）１１に設定されるインタフェ
ースレジスタのアドレス内容である。
ースレジスタのアドレス内容である。
＠は、比較器１３が一致を送出するサイクルである。
■は、キャンセル制御回路（ＣＡＮＣＥＬ ＣＮＴＬ
）がキャンセル指示を送出するサイクルである。これは
、［相］で比較器１３がらの一致信号を受けたキャンセ
ル制御回路１５が既述したように、レジスタ（ＰＲＩ）
１４からレジスタ（Ｐｌ）への後続アクセスのリクエス
ト内容の設定をキャンセルするサイクルである。
）がキャンセル指示を送出するサイクルである。これは
、［相］で比較器１３がらの一致信号を受けたキャンセ
ル制御回路１５が既述したように、レジスタ（ＰＲＩ）
１４からレジスタ（Ｐｌ）への後続アクセスのリクエス
ト内容の設定をキャンセルするサイクルである。
■は、主記憶装置インタフェースレジスタ（ＭＳＵ
ＩＮＴＦ）１Ｂへ先行アクセスのリクエスト内容のみが
レジスタ（ＰＲＩ）１４から設定され、通知される。
ＩＮＴＦ）１Ｂへ先行アクセスのリクエスト内容のみが
レジスタ（ＰＲＩ）１４から設定され、通知される。
［相］は、先行アクセスがリクエストしたバンクのバン
クビジーフラグをバンクビジーフラグ群１に設定する。
クビジーフラグをバンクビジーフラグ群１に設定する。
以上説明したように、本発明によれば、後続アクセスが
先行アクセスと同一バンクをアクセスして当該バンクが
未使用中であると判明しても、次のサイクルで同一バン
クと判明した場合に、当該後続アクセスのリクエスト内
容をキャンセルする構成を採用しているため、従来の第
４図構成におけるパスを構成する回路のデイレイによっ
てバンクビジーか否かを検索する処理が１マシンサイク
ル内に修まらなくなる事態の発生を回避し、高速化を図
ることができる。
先行アクセスと同一バンクをアクセスして当該バンクが
未使用中であると判明しても、次のサイクルで同一バン
クと判明した場合に、当該後続アクセスのリクエスト内
容をキャンセルする構成を採用しているため、従来の第
４図構成におけるパスを構成する回路のデイレイによっ
てバンクビジーか否かを検索する処理が１マシンサイク
ル内に修まらなくなる事態の発生を回避し、高速化を図
ることができる。
図中、１はバンクビジーフラグ群、１−１．８．１０は
選択器、２−１．２−２．３−１．３−２はインタフェ
ースレジスタ、５−１．５−２は検索器、７は優先順位
制御部、９．１１．１４．１７−１．１７−２はレジス
タ、１３は比較器、１５はキャンセル制御回路を表す。
選択器、２−１．２−２．３−１．３−２はインタフェ
ースレジスタ、５−１．５−２は検索器、７は優先順位
制御部、９．１１．１４．１７−１．１７−２はレジス
タ、１３は比較器、１５はキャンセル制御回路を表す。
Claims (1)
- 【特許請求の範囲】 記憶装置へのリクエストをキャンセルするリクエストキ
ャンセル方式において、 記憶装置のバンクのビジー状態を格納するバンクビジー
フラグ群（１）と、 このバンクビジーフラグ群（１）から取り出したアクセ
ス対象のバンクがビジーでない場合に、後続アクセスの
当該バンクと前サイクルでバンクビジーでないとされた
アクセス対象の先行アクセスのバンクとが一致するか否
かを両アクセスのアドレスをもとに比較する比較器（１
３）とを備え、この比較器（１３）によって一致が検出
された場合に、一致した後続アクセスのリクエストをキ
ャンセルして記憶装置およびパイプラインに送出しない
ように構成したことを特徴とするリクエストキャンセル
方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008064A JPH0740241B2 (ja) | 1989-01-17 | 1989-01-17 | リクエストキャンセル方式 |
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