JPS61289464A - スカラ演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のベクトル演算処理装置と共に使用される
スカラ演算処理装置に関し、特にベクトルデータストア
処理に対するバッファ無効化制御方式、およびベクトル
デルタストア処理中のスカラデータロード処理方式に関
する。

（従来の技術） バッファメモリ回路を備えたスカラ演算処理装置と、主
記憶装置に対して複数個のインターフェースを有し、複
数のベクトル要素データを同時にアクセスすることがで
きる並列ベクトル演算処理装置とを有する情報処理シス
テムにおいては、ベクトル演算処理装置が行うベクトル
要素の主記憶装ｆＫ対するストア動作に対応して、スカ
ラ演算処理装置罠備えているバッファメモリ回路の内容
を保証するために、ベクトルアドレスをバッファメモリ
回路、ならびにタグ記憶回路に送出し、タグ記憶回路へ
ベクトルストアアドレスに対応したアドレスが登録され
ているか否かをチェックし、登録されていれば該当アド
レスを無効化するように無効化処理回路を備えた方式が
公知であった。

さらに、この無効化処理動作は実際の主記憶装置へのベ
クトル要素データストア動作とは独立に行われ、かつ、
無効化処理動作の効率を向上させるために複数の無効化
処理回路を備えた方式も公知であった。

（発明が解決しようとする問題点） しかしながら、ベクトルストア命令に対応する無効化処
理動作の処理効率を向上させるだけでは、ベクトルスト
ア命令の後続命令、特にスカラーロード命令の実行を高
速化することができない。すなわち、ベクトルストア動
作および無効化処理動作中を含むベクトルストア処理中
には後続のスカラロード命令は、例えバッファメモリ回
路に要求されて−るスカラデータが存在する場合でも、
バッファメモリ回路のデータ保証が終了するまで実行を
中断しているため、スカラロード命令の実行を高速化で
きないという欠点があった。

本発明の目的は、ベクトルストア指令に対するタグ登録
無効化処理中に処理を中断させることなく後続のスカラ
ロード命令を続行させ、タグ登録無効化処理中に主記憶
装置から新たにブロックロードしてきたデータに対して
後続のスカラロード命令、およびタグ登録無効化要求が
不必要な動作をしないように制御することにより上記欠
点を除去し、スカラロード命令を高速で実行できるよう
に構成したことを特徴とするスカラ演算処理装置を提供
することにある。

（問題点を解決するための手段） 本発明によるスカラ演算処理装置は、データ送受信バス
によって接続された主記憶装置と、主記憶装置に対して
少なくとも一つのデータ送受信バスによって接続され、
主記憶装置のベクトル要素データをアクセスすることが
できるように構成した少なくとも一つのベクトル演算処
理装置と、プログラム命令に従ってベクトルデータまた
はスヵラデータのロード／ストア動作指令を送出するこ
とができるように構成した指令回路とともに情報処理シ
ステムを構成するものであり、バックアメモリ回路と、
タグ記憶回路と、タグ制御回路と、タグ登録無効化指示
回路と、ベクトルストアアドレス領域レジスタと、領域
検出回路と、アドレス保持手段を備えたバッファ制御回
路とを具備して構成したものである。

バックアメモリ回路は、主記憶装置との間でデータ送受
信バスをもち、主記憶装置のデータの一部の写しを記憶
するためのものである。

ｐ　り記ｔｌｉ回路は、バッファメモリ回路の格納デー
タに対応して主記憶装置のブロックアドレス情報を登録
するためのものである。

タグ制御回路は、タグ記憶回路へのブロックアドレス情
報の新規登録、または登録アドレスの無効化処理を制御
するためのものである。

タグ登録無効化指示回路は、指令回路からのベクトルデ
ータストア動作指令に応答し、指令に伴って発生される
複数のベクトル要素データに対してそれぞれのストアア
ドレスがタグ記憶回路に登録されているか否かをチェッ
クし、登録されている場合にはタグ制御回路に登録アド
レスの無効化を指示するためのものである。

ベクトルストアアドレス領域レジスタは、ベクトルスト
ア動作指令に応答して主記憶上のストア開始アドレスと
ストア終了アドレスとを領域として出力するためのもの
である。

領域検出回路は、ベクトルストア指令に応答して主記憶
装置上のストア開始アドレスとストア終了アドレスとを
領域として出力するためのものである。

領域検出回路は、ベクトルストア指令に応答してタグ登
録無効化指示回路が動作を完了する前に、指令回路から
後続のスカラデータロード指令を受取ると、指令に伴っ
て受取られるスカラデータロードアドレスがベクトルス
トアアドレス領域レジスタで示されるアドレス領域内に
あるか否かをチェックし、領域内にあれば領域内検出信
号を出力するためのものである。

アドレス保持手段は、領域内検出信号が検出されると検
出信号によりスカラロード指令に対応するスカラロード
ブロックアドレスがタグ記憶回路に登録されていないも
のとみなし、主記憶装置へスカラロードブロックアドレ
スに対応するブロックデータの転送を指示し、ベクトル
ストア指令に対応するタグ登録無効化指示回路の動作が
完了するまでブロックデータ転送に対応するブロックア
ドレスを有効性表示ピットとともに保持するためのもの
である。

バッファ制御回路は、アドレス保持手段に加え後続のス
カラデータロード指示に応答し、指令に伴って受取られ
るスカラデータロードアドレスのブロックアドレス部と
アドレス保持手段の内容とを比較し、一致が検出ぢれる
と該当するスカラデータロード指令に対する主記憶装置
へのブロックデータ転送を抑止し、タグ登録無効化指示
回路からの無効化指示に伴って送出される無効化アドレ
スとアドレス保持手段のブロックアドレスとの一致が検
出されると該当する無効化指示を抑止するように制御す
るためのものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

最初に、第１図を参照して本発明によるスカラ演算処理
装置を含む基本的構成実施例について全般的な動作を説
明する。第１図において、１は指令回路、２〜４はそれ
ぞれベクトル演算処理装置、５は主記憶装置、６はバッ
ファ制御回路、１はベクトルストアアドレス領域レジス
タ、８はタグ記憶回路、９はタグ制御回路、１０はバッ
ファメモリ回路、１１はタグ登録無効化指示回路、１２
は領域検出回路、１３はスカラ演算回路、１４はスカラ
演算処理装置である。

第１図において、指令回路１からベクトルデータストア
指令が信号線１０１を介してベクトル演算処理装置２〜
４、およびタグ登録無効化回路１１に転送される。ベク
トル演算処理装置２〜４は信号線１０２〜１０４を介し
て主記憶装置５に対してベクトルストア動作を実行する
。第１図では３台のベクトル演算処理装置を示している
が、本発明には直接関係しない。ベクトルストアアドレ
ス領域レジスタ回路７では信号線１１５を介してタグ登
録無効化回路１１から送出されてくるベクトルストアの
開始アドレス（Ｂ）、ベクトヤ要素間の距離（Ｄ）、な
らびにベクトルストアの要素数（Ｅ）からベクトルスト
ア開始アドレス（Ｂ）と終了アドレス（＝（Ｂ）±（Ｄ
）Ｘ（Ｅ））　　とを定義し、これらのアドレスを主記
憶装置５上に領域アドレスとして保持する。

タグ登録無効化回路１１では信号線１０１を介して送出
されてくるベクトルストア情報をもとにしてベクトルス
トアアドレス（Ｂ）、（Ｂ＋Ｄ）。

（Ｂ＋２Ｄ）、−−−（Ｂ＋ＥＸＤ）を作成し、信号線
１１７を介してバラフッ制御回路６に図示していないが
、バッファ無効化リクエストとともに送出する。上記無
効化リクエストに応答してバッファ制御回路６から信号
線１０９を介してタグ記憶回路８およびバックアメモリ
１０の読出しアドレスが送出され、タグ記憶回路８から
信号線１０８上に読出されたタグアドレス情報（ブロッ
クアドレス情報）とバッファ制御回路６から信号線１０
９を介して送出されてくるベクトルストアアドレスのブ
ロックアドレス部がタグ制御回路９で比較される。比較
の結果、一致はベクトルストアアドレスがタグ記憶回路
８に登録されていることを示すので、ベクトルストア動
作を実行した後で主記憶装置６の内容に対してベクトル
ストア動作の行われないバッファメモリ回路１０の内容
を保証する必要がある。バックアメモリ回路１０に保持
されているデータの主記憶装置５に対するブロックアド
レスは、タグ記憶回路８のブロックアドレスに登録され
ているが、これを無効化するように、無効化すべきタグ
アドレスと無効化指示とが信号線１１４を介して転送さ
れる。

このようなベクトルストア指令に対するタグ登録無効化
処理を実行している期間に、後続するスカラデータロー
ド指令が指令回路１から信号線１０６を介してバッファ
制御回路６に送出され、パツクア制御回路６が受取ると
スカラロードアドレス情報が信号線１１６を介して領域
検出回路１２に送出され、信号線１１９を介してタグ記
憶回路８、タグ制御回路９、ならびにバックアメモリ回
路１０にそれぞれスカラロード指令信号とともに送出さ
れる。スカラロード指令を受取ると、領域検出回路１２
ではスカラロード指令とともに送出すれてくるスカラロ
ードアドレスを信号線１０５上のベクトルストアアドレ
ス領域レジスタ７の出力と比較し、スカラロードアドレ
スがベクトルストアアドレス領域内に入っているか否か
を比較する。スカラロードアドレスが領域内に入ってい
ると、領域内検出信号が信号線１０７を介してバッファ
制御回路６、およびタグ制御回路９に送出される。

バッファ制御回路６では対応するスカラロード指令をバ
ッファミスヒツトとして取扱い、直接、信号線１１８を
介して主記憶装置５にブロックロード要求を送出する。

このブロックロード要求に対する主記憶装置５からのり
ブライデータは信号線１１１を介してキャッシュメモリ
回路１０に登録され、要求データがスカラ演算回路に戻
される。

領域内検出信号が送出されなければ、まずスカラロード
アドレスがタグ記憶回路８に登録されているか否かを調
べ、登録されていればバックアメモリ回路１０から読出
されたスカラデータが信号線１１３を介してスカラ演算
回路１３に送出される。

タグ記憶回路８にスカラロードアドレスが登録されてい
なければ信号線１１１を介して主記憶装置５からスカラ
ロードアドレスデータを含むブロックデータがバッファ
メモリ回路１０に登録され、タグ記憶回路８にはスカラ
ロードアドレスを含むブロックアドレスがタグ制御回路
９の指示により登録され、要求データがスカラ演算回路
１５に戻される。

次に、第２図を参照して本発明によるバッファ制御回路
６、タグ記憶回路８、タグ制御回路９、およびタグ登録
無効化指示回路１１について、さらに詳細に説明する。

第２図のバッファ制御回路６において、５００はスカラ
ロード制御回路、５０１は切替え回路、５０２はタグ検
索アドレスレジスタ、６０５はキヤツシュタイミング制
御部、５０４は切替え回路、６０５は更新アドレスレジ
スタ、５０６は有効ビットフラグレジスタ、５０１は比
較回路、５０８はＮＡＮＤゲート、５０９はＡＮＤゲー
トである。

タグ記憶回路８において、３０１はタグメモリ、３０３
は切替え回路、３０６はタグＶビットメモリであり、タ
イ制御回路９において４０１゜４０２はそれぞれ比較回
路、４０５．４０４はそれぞれＡＮＤ／ＮＡＮＤゲート
、４０５はＮＡＮＤゲート、４０６は無効化アドレスレ
ジスタ、４０７はピット表示フラグレジスタ、４０８は
レベル〇一致フラクレジスタ、４０９Ｈレベル１一致フ
ラグレジスタ、４１０．４１１はそれぞれＡＮＤゲート
、４１２はＮＡＮＤゲートである。タグ登録無効化指示
回路１１において２０１は開始アドレスレジスタ、２０
２はベクトル要素間距離レジスタ、２０Ｓは要素数レジ
スタ、２０４は切替え回路、２０５は加算器入力レジス
タ、２０６は加算器、２０７はベクトルストアアドレス
レジスタ、２０８は切替え回路、２０９は減算器、２１
０は減算結果レジスタ、２１１はベクトルストアアドレ
ス制御回路である。

第２図において、指令回路１からベクトルストア指令が
信号線１０１を介してタグ無効化回路１１に送出される
と、ベクトルストア指令とともに送出されるベクトルス
トアの開始アドレス（Ｂ）、ベクトル要素間距離（Ｄ）
、およびベクトルストアの要素数（Ｅ）がそれぞれ開始
アドレスレジスタ２０１、ベクトル要素間距離レジスタ
２０２、および要素数レジスタ２０３にセットされる。

開始アドレスレジスタ２０１の出力は切替え回路２０４
を介して加算器入力レジスタ２０５に送出され、ベクト
ル要素間距離レジスタ２０２の出力が加算器２０６に送
出される。加算器２０６では加算器入力レジスタ２０６
の出力とベクトル要素間レジスタ２０２の出力とを加算
し、結果は切替え回路２０４とベクトルストアアドレス
レジスタ２０７とに送出される。

ベクトルアドレスレジスタ２０７の出力は加算器２０６
の結果がセットされるごとに信号線１１７を介してバッ
ファ制御回路６にバッファ無効化リクエストとして送出
され、タグ検索アドレスレジスタ５０２に切替え回路５
０１を介してセットされる。また、ベクトルアドレスレ
ジスタ２０７にはベクトルストアアドレスが要素（Ｅ）
回数だけ作成され、バラフッ制御回路６に要素数（Ｅ）
に等しい数だけベクトルストアアドレスとして転送され
る。

本実施例では、切替え回路６０１の切替え制御は詳しく
説明していないが、スカシロード／ストアリクエストが
信号線５０６′から送出されてくるタイミングと、信号
線１１７を介してベクトルアドレスレジスタ２０７から
バッファ無効化リクエストが送られてくるタイミングと
が一致した場合には、スカシロード／すト了リクエスト
を優先して処理するものとし、その間にはタグ無効化回
路１１の処理は止める必要がある。これらの制御は一般
的に考えられるリクエスト競合制御方式を適用すればよ
く、本発明とは直接関係しないので詳細な説明は省略す
る。タグ無効化回路１１においては、ベクトルストアア
ドレス制御回路２１１で零が検出されるまでベクトルス
トアアドレスの作成および転送は要素数レジスタ２０３
の出力をもとにして実行されている。

タグ検索アドレスレジスタ５０２にベクトルストアアド
レスがセットされると、上記アドレスの下位ブロック内
アドレス部が信号線１０９を介してタグメモリ３０１と
タグＶビットメモリ３０５とに送出され、該当するブロ
ックアドレスおよびＶビットが読出され、比較回路４０
１．４０２、ならびにＡＮＤゲート４０５．４０４に送
出される。本実施例では、バッファメモリは２コンパー
トメント（２レベル）を想定している。

比較回路４０１．４０２ではタグメモリ３０１の出力と
タグ検索アドレスレジスタ５０２の上位ブロックアドレ
ス情報とが比較され、比較結果はＡＮＤゲー）４０５，
４０４でタグＶビットメモリ３０５の出力とレベルとと
Ｋそれぞれ論理積条件を取っている。比較結果４０１、
または比較回路４０２で比較した結果、一致が求められ
、かつ、該当ブロックアドレスの有効性を表示するタグ
Ｖビットメモリ５０６の出力が％１１でアシ、かつ、後
で説明するようにＮＡＮＤゲート４１２から信号線４１
５上に出力されるヒツト有効信号が％１１であれば、レ
ベルロ一致フラグレジスタ４０Ｂ、マタハレベル１一致
フラグレジスタ４０９がセットされ、両レベルで一致信
号の論理和がＮＡＮＤゲー）４０６で求められ、ヒツト
信号がヒツト表示フラグレジスタ４０１にセットされる
。

ヒツト表示フラグレジスタ４０７がセットされると、タ
グ検索アドレスレジスタ！Ｉ０２の下位でロック内アド
レス情報が無効化アドレスレジスタ４０６にセットされ
、出力はタグ記憶回路８に転送される。ヒツト表示フラ
グレジスタ４０７の出力はＡＮＤゲート４１０に加えら
れ、ここでバッファ制御回路６のバッファタイミング制
御部６０３から信号線５１０を介して送出されたタイミ
ング信号との間で論理積条件を求める。タグ記憶回路８
のなかのタグＶビットメモリｓ０５に対して、ＡＮＤゲ
ート４１１の出力で示されるレベルＶビットを一〇Ｉに
セットするように、信号線１１４を介して指示信号とし
て無効化アトにスレジスタ４０６の出力とともに送出さ
れる。ここで、切替え回路３０３で％Ｏｌレベル信号が
選択され、タグＶビットメモリ３０５のｖビットを％Ｏ
Ｉにセットするための書込み入力として与えられる。

以上が、タグ記憶回路８のベクトルストアアドレスに対
する無効化処理方法の説明である。

ここで、本発明の特徴であるバッファ制御回路６の詳細
を説明する前に、第８図を参照してベクトルストアアド
レス領域レジスタ７、および領域検出回路１２について
説明する。第８図のベクトルストアアドレス領域レジス
タ７において、６００ハ開始アドレスレジスタ、６０１
はベクトル要素間レジスタ、６０２は要素数レジスタ、
６０３は乗算器、６０４は加算器、６０５はベクトルス
トア終了アドレスレジスタ、６０６はベクトルストア開
始アドレスレジスタである。領域検出回路１２において
、７００．７０１はそれぞれ減算器、７０２はＡＮＤゲ
ートである。

第３図において、指令回路１からのベクトルデータスト
ア指令がタグ登録無効化回路１１を経由して信号線１１
６を介してベクトルストアアドレス領域レジスタ７に送
出されると、ベクトルデータストア指令とともに送出さ
れてくるベクトルストアの開始アドレス（Ｂ）、ベクト
ル要素間距離（Ｄ）、およびベクトルストアの要素数（
Ｅ）がそれぞれ開始アドレスレジスタ６００、ベクトル
要素間距離レジスタ６０１、および要素数レジスタ６０
２にセットされる。開始アドレスレジスタ６００の出力
は加算器６０４とベクトルストア開始アドレスレジスタ
６０６とに送出される。要素間距離レジスタ６０１と要
素数レジスタ６０２との出力は乗算器６０３に入力され
、ＤＸＥの出力が加算器６０４に入力され、加算器６０
４からＢ＋ＤＸＥの演算結果がベクトルストア終了アド
レスレジスタ６０５にセットされる。ベクトルストアア
ドレス制御回路２１１でベクトル残要素数が零を検出す
るまでの間は、ベクトルストア終了アドレスレジスタ６
０５およびベクトルストア開始アドレスレジスタ６０６
の内容が有効である。すなわち、ベクトルデータストア
指令に対するタグ登録無効化処理実行期間だけ、ベクト
ルストア開始アドレスレジスタ６０６の内容とベクトル
終了アドレスレジスタ６０５の内容とは有効であシ、そ
れ以外の期間には、例えばクリアされていて無効な内容
をもっている。

ベクトルストア終了アドレスレジスタ６０５、およびベ
クトルストア開始アドレスレジスタ６０６にある値がセ
ットされ、タグ登録無効化処。

理の実行中に後続のスカラデータロード指令が指令回路
１からバッファ制御回路６に送出されると、スカラロー
ド制御回路５００が起動され、後続スカラデータロード
指令とともに転送されるスカラデータロードアドレス情
報により領域検出回路１２およびタグ検査アドレスレジ
スタ５０２へのアクセス制御信号が発生する。そこで、
スカラデータロードアドレスが領域検出回路１２および
タグ検索アドレスレジスタ５０２に送出される。領域検
出回路１２では減算器７００でベクトルストア終了アド
レスレジスタ６０５の出力から信号線１１６上のスカラ
データロードアドレスが減算され、その結果の符号が正
の値であれば減算可能（キャリイアウド）信号が信号線
７０３上に送出される。一方、減算器７０１では逆に信
号線１１６上のスカラデータロードアドレスからベクト
ルストア開始アドレスレジスタ６０６の出力を減算し、
同様に結果が正の値であれば減算可能信号が信号線７０
４に送出される。すなわち、信号線１０ｓと信号線７０
４との間で論理積を求めるようＫＡＮＤゲート７０２で
上記条件が得られればスカラデータロードアドレスがベ
クトルストア開始アドレスとベクトルデータストア終了
アドレスとの間に入っている。

上記ケースではスカラロードアドレスとベクトルデータ
ストアアドレスとが一致する可能性があり、タグ登録無
効化処理が終了する前にバックアメモリ回路１０からス
カラデータのロードを実行すると、ベクトルストアで主
記憶装置５の内容が変更されようとしているのに、変更
前のバックアメモリ回路１０の内容をロードしてしまう
結果となる。そこで、ＡＮＤゲート１０２で論理積条件
が得られれば、領域内検出信号が信号線１０５を介して
バッファ制御回路６とタグ制御回路９とに送出される。

再び、第２図のバッファ制御回路６とタグ制御回路９と
の動作の説明に戻る。領域内検出信号が信号線７０３を
介してＮＡＮＤゲート４１２に入力されると、バッファ
制御回路６から信号線１１９上への信号力βＩＩであれ
ばＮＡＮＤゲート４０３．４０４の入力条件を抑止する
ように動作し、このときのスカラデータロード指令はバ
ッファミスヒツトになってスカラデータロードアドレス
がアドレスレジスタ５０２から切替え回路６０４を通し
て送出され、信号線１１８を介して主記憶装置にブロッ
クロードアドレスとして送られている。これによってバ
ックアメモリ回路１０とタグ記憶回路８との内容が更新
され、要求スカラデータがスカラ演算回路１ｉＳＫ送出
される。このとき、タグ登録無効化処理が完了するまで
ブロックロードアドレスがバッフ７更新アドレスレジス
タ５０５に有効ビット５０６とともにセットさるる。

この状態で、後続のスカラデータロード要求、またはタ
グ登録無効化処理要求が到来すると、バッファ更新アド
レスレジスタ５０６の内容とブロックアドレスとを比較
回路５０７で比較し、比較回路５０７で一致が検出され
ると領域内検出信号が信号線７０３から送出されていて
も、前者のスカラデータ・ロード要求に対しては領域内
検出信号を抑圧するように信号線１１９の信号を％ＯＩ
にしてバッファミスヒツトが生じないようにする。

また、後者のタグ登録無効化処理要求に対しては、該当
アドレスに対するタグ登録無効化処理を抑圧するように
信号線１１９を介してバッファタイミング制御部５０５
にサプレス信号が送出される。

（発明の効果） 以上詐明したように本発明は、ベクトルストア指令に対
するタグ登録無効化処理中に処理を中断させることなく
後続のスカラロード命令を続行させ、タグ登録無効化処
理中に主記憶装置から新たにブロックロードしてきたデ
ータに対して後続のスカラロード命令、およびタグ登録
無効化要求が不必要な動作をしないよう制御することＫ
より、処理性能を向上させることができるという効果が
ある。

【図面の簡単な説明】 第１図は、本発明によるスカラ演算処理装置を含むシス
テムの一実施例を示すブロック図である。 第２図は、第１図に示したスカラ演算処理装置において
、バッファ制御回路、タグ記憶回路、タグ制御回路、な
らびにタグ登録無効化指示回路の詳細を示すブロック図
である。 第８図は、第１図に示したスカラ演算処理装置において
、ベクトルストアアドレス領域レジスタと領域検出回路
との詳細を示すブロック図である。 １・・・指令回路 ２〜４・・・ベクトル演算処理装置 ５・・・主記憶装置 ６・・・バッファ制御回路 ７・１１嗜ベクトルストアアドレス領域レジスタ、８・
・・タグ記憶回路 ９・−・タグ制御回路 １０・・・バッツァメモリ回路 １１１１・番タグ登録無効化指示回路 １２・・・領域検出回路 １３−争・スカラ演算回路 １４・φ・スカラ演算処理装置 ２０１・−１始アドレスレジスタ ２Ｇ２・拳ベクトル要素間距離レジスタ２０１１・・要
素数レジスタ ２０４．２０８．ｉ＄０３．６０１．５０４−・−・・
切替え回路 ２０！ｉ・・加算器入力レジスタ ２０６．６０４・・・加算器 ２０７・・・ベクトルアドレスレジスタ２０９．７００
．７０１・＠Φ減算器 ２１０・・・減算結果レジスタ ２１１・・番ベクトルストアアドレス制御回路５０１・
・−タグメモリ ３０５−・・タグＶビットメモリ ４０１．４０２．５０７・拳・比較回路４０Ｂ、４０４
・・ＡＮＤ／ＮＡＮＤゲート４０６．４１２，５０８舎
・・ＮＡＮＤゲート４０６・・・無効化アドレスレジス
タ ４０７〜４０９，６０６・・・７ラグレジスタ４１０．
４１１．６０９．７０２・會・・・−ＡＮＤゲート ５００・・・スカラロード制御回路 ６０２豐・拳タグ検索アドレスレジスタ５０５・争・キ
ャッシュタイミング制御部５０．６・・・更新アドレス
レジスタ ６００・・−開始アドレスレジスタ ６０１ａ・・ベクトル要素間レジスタ ６０２・・・要素数レジスタ ６０＆・・・乗算器 ６０５・・１ベクトルストア終了アドレスレジスタ ６０６−・のベクトルストア開始アドレスレジスタ

Claims (1)

【特許請求の範囲】
1. データ送受信バスによつて接続された主記憶装置と、前
   記主記憶装置に対して少なくとも一つのデータ送受信バ
   スによつて接続され、前記主記憶装置のベクトル要素デ
   ータをアクセスすることができるように構成した少なく
   とも一つのベクトル演算処理装置と、プログラム命令に
   従つてベクトルデータまたはスカラデータのロード／ス
   トア動作指令を送出することができるように構成した指
   令回路とともに情報処理システムを構成するためのスカ
   ラ演算処理装置であつて、前記主記憶装置との間でデー
   タ送受信バスをもち、前記主記憶装置のデータの一部の
   写しを記憶するためのバッファメモリ回路と、前記バッ
   ファメモリ回路の格納データに対応する前記主記憶装置
   のブロックアドレス情報を登録するためのタグ記憶回路
   と、前記タグ記憶回路に対する前記ブロックアドレス情
   報の新規登録または登録アドレスの無効化処理を制御す
   るためのタグ制御回路と、前記指令回路からのベクトル
   データストア動作指令に応答し、前記指令に伴つて発生
   される複数のベクトル要素データに対して、それぞれの
   ストアアドレスが前記タグ記憶回路に登録されているか
   否かをチェックし、登録されている場合には前記タグ制
   御回路に登録アドレスの無効化を指示するためのタグ登
   録無効化指示回路と、前記ベクトルストア動作指令に応
   答して主記憶装置上のストア開始アドレスとストア終了
   アドレスとを領域として出力するベクトルストアアドレ
   ス領域レジスタと、前記ベクトルストア指令に応答して
   前記タグ登録無効化指示回路が動作を完了する前に前記
   指令回路から後続のスカラデータロード指令を受取つた
   ならば、前記指令に伴つて受取られるスカラデータロー
   ドアドレスが前記ベクトルストアアドレス領域レジスタ
   で示されるアドレス領域内にあるか否かをチェックし、
   領域内にあれば領域内検出信号を出力するための領域検
   出回路と、前記領域内検出信号が検出されると前記検出
   信号により前記スカラロード指令に対応するスカラロー
   ドブロックアドレスが前記タグ記憶回路に登録されてい
   ないものとみなし、前記主記憶装置へ前記スカラロード
   ブロックアドレスに対応するブロックデータの転送を指
   示し、前記ベクトルストア指令に対応する前記タグ登録
   無効化指示回路の動作が完了するまで前記ブロックデー
   タ転送に対応するブロックアドレスを有効性表示ビット
   とともに保持するためのアドレス保持手段を備え、後続
   のスカラデータロード指示に応答して前記指令に伴つて
   受取られるスカラデータロードアドレスのブロックアド
   レス部と前記アドレス保持手段の内容とを比較し、一致
   が検出されると該当するスカラデータロード指令に対す
   る前記主記憶装置へのブロックデータ転送を抑止し、前
   記タグ登録無効化指示回路からの無効化指示に伴つて送
   出される無効化アドレスと前記アドレス保持手段のブロ
   ックアドレスとの一致が検出されると該当する無効化指
   示を抑止するよう制御するためのバッファ制御回路とを
   具備して構成したことを特徴とするスカラ演算処理装置
   。