JPS61289464A - スカラ演算処理装置 - Google Patents
スカラ演算処理装置Info
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- JPS61289464A JPS61289464A JP60132461A JP13246185A JPS61289464A JP S61289464 A JPS61289464 A JP S61289464A JP 60132461 A JP60132461 A JP 60132461A JP 13246185 A JP13246185 A JP 13246185A JP S61289464 A JPS61289464 A JP S61289464A
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- circuit
- scalar
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- vector
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は複数のベクトル演算処理装置と共に使用される
スカラ演算処理装置に関し、特にベクトルデータストア
処理に対するバッファ無効化制御方式、およびベクトル
デルタストア処理中のスカラデータロード処理方式に関
する。
スカラ演算処理装置に関し、特にベクトルデータストア
処理に対するバッファ無効化制御方式、およびベクトル
デルタストア処理中のスカラデータロード処理方式に関
する。
(従来の技術)
バッファメモリ回路を備えたスカラ演算処理装置と、主
記憶装置に対して複数個のインターフェースを有し、複
数のベクトル要素データを同時にアクセスすることがで
きる並列ベクトル演算処理装置とを有する情報処理シス
テムにおいては、ベクトル演算処理装置が行うベクトル
要素の主記憶装fK対するストア動作に対応して、スカ
ラ演算処理装置罠備えているバッファメモリ回路の内容
を保証するために、ベクトルアドレスをバッファメモリ
回路、ならびにタグ記憶回路に送出し、タグ記憶回路へ
ベクトルストアアドレスに対応したアドレスが登録され
ているか否かをチェックし、登録されていれば該当アド
レスを無効化するように無効化処理回路を備えた方式が
公知であった。
記憶装置に対して複数個のインターフェースを有し、複
数のベクトル要素データを同時にアクセスすることがで
きる並列ベクトル演算処理装置とを有する情報処理シス
テムにおいては、ベクトル演算処理装置が行うベクトル
要素の主記憶装fK対するストア動作に対応して、スカ
ラ演算処理装置罠備えているバッファメモリ回路の内容
を保証するために、ベクトルアドレスをバッファメモリ
回路、ならびにタグ記憶回路に送出し、タグ記憶回路へ
ベクトルストアアドレスに対応したアドレスが登録され
ているか否かをチェックし、登録されていれば該当アド
レスを無効化するように無効化処理回路を備えた方式が
公知であった。
さらに、この無効化処理動作は実際の主記憶装置へのベ
クトル要素データストア動作とは独立に行われ、かつ、
無効化処理動作の効率を向上させるために複数の無効化
処理回路を備えた方式も公知であった。
クトル要素データストア動作とは独立に行われ、かつ、
無効化処理動作の効率を向上させるために複数の無効化
処理回路を備えた方式も公知であった。
(発明が解決しようとする問題点)
しかしながら、ベクトルストア命令に対応する無効化処
理動作の処理効率を向上させるだけでは、ベクトルスト
ア命令の後続命令、特にスカラーロード命令の実行を高
速化することができない。すなわち、ベクトルストア動
作および無効化処理動作中を含むベクトルストア処理中
には後続のスカラロード命令は、例えバッファメモリ回
路に要求されて−るスカラデータが存在する場合でも、
バッファメモリ回路のデータ保証が終了するまで実行を
中断しているため、スカラロード命令の実行を高速化で
きないという欠点があった。
理動作の処理効率を向上させるだけでは、ベクトルスト
ア命令の後続命令、特にスカラーロード命令の実行を高
速化することができない。すなわち、ベクトルストア動
作および無効化処理動作中を含むベクトルストア処理中
には後続のスカラロード命令は、例えバッファメモリ回
路に要求されて−るスカラデータが存在する場合でも、
バッファメモリ回路のデータ保証が終了するまで実行を
中断しているため、スカラロード命令の実行を高速化で
きないという欠点があった。
本発明の目的は、ベクトルストア指令に対するタグ登録
無効化処理中に処理を中断させることなく後続のスカラ
ロード命令を続行させ、タグ登録無効化処理中に主記憶
装置から新たにブロックロードしてきたデータに対して
後続のスカラロード命令、およびタグ登録無効化要求が
不必要な動作をしないように制御することにより上記欠
点を除去し、スカラロード命令を高速で実行できるよう
に構成したことを特徴とするスカラ演算処理装置を提供
することにある。
無効化処理中に処理を中断させることなく後続のスカラ
ロード命令を続行させ、タグ登録無効化処理中に主記憶
装置から新たにブロックロードしてきたデータに対して
後続のスカラロード命令、およびタグ登録無効化要求が
不必要な動作をしないように制御することにより上記欠
点を除去し、スカラロード命令を高速で実行できるよう
に構成したことを特徴とするスカラ演算処理装置を提供
することにある。
(問題点を解決するための手段)
本発明によるスカラ演算処理装置は、データ送受信バス
によって接続された主記憶装置と、主記憶装置に対して
少なくとも一つのデータ送受信バスによって接続され、
主記憶装置のベクトル要素データをアクセスすることが
できるように構成した少なくとも一つのベクトル演算処
理装置と、プログラム命令に従ってベクトルデータまた
はスヵラデータのロード/ストア動作指令を送出するこ
とができるように構成した指令回路とともに情報処理シ
ステムを構成するものであり、バックアメモリ回路と、
タグ記憶回路と、タグ制御回路と、タグ登録無効化指示
回路と、ベクトルストアアドレス領域レジスタと、領域
検出回路と、アドレス保持手段を備えたバッファ制御回
路とを具備して構成したものである。
によって接続された主記憶装置と、主記憶装置に対して
少なくとも一つのデータ送受信バスによって接続され、
主記憶装置のベクトル要素データをアクセスすることが
できるように構成した少なくとも一つのベクトル演算処
理装置と、プログラム命令に従ってベクトルデータまた
はスヵラデータのロード/ストア動作指令を送出するこ
とができるように構成した指令回路とともに情報処理シ
ステムを構成するものであり、バックアメモリ回路と、
タグ記憶回路と、タグ制御回路と、タグ登録無効化指示
回路と、ベクトルストアアドレス領域レジスタと、領域
検出回路と、アドレス保持手段を備えたバッファ制御回
路とを具備して構成したものである。
バックアメモリ回路は、主記憶装置との間でデータ送受
信バスをもち、主記憶装置のデータの一部の写しを記憶
するためのものである。
信バスをもち、主記憶装置のデータの一部の写しを記憶
するためのものである。
p り記tli回路は、バッファメモリ回路の格納デー
タに対応して主記憶装置のブロックアドレス情報を登録
するためのものである。
タに対応して主記憶装置のブロックアドレス情報を登録
するためのものである。
タグ制御回路は、タグ記憶回路へのブロックアドレス情
報の新規登録、または登録アドレスの無効化処理を制御
するためのものである。
報の新規登録、または登録アドレスの無効化処理を制御
するためのものである。
タグ登録無効化指示回路は、指令回路からのベクトルデ
ータストア動作指令に応答し、指令に伴って発生される
複数のベクトル要素データに対してそれぞれのストアア
ドレスがタグ記憶回路に登録されているか否かをチェッ
クし、登録されている場合にはタグ制御回路に登録アド
レスの無効化を指示するためのものである。
ータストア動作指令に応答し、指令に伴って発生される
複数のベクトル要素データに対してそれぞれのストアア
ドレスがタグ記憶回路に登録されているか否かをチェッ
クし、登録されている場合にはタグ制御回路に登録アド
レスの無効化を指示するためのものである。
ベクトルストアアドレス領域レジスタは、ベクトルスト
ア動作指令に応答して主記憶上のストア開始アドレスと
ストア終了アドレスとを領域として出力するためのもの
である。
ア動作指令に応答して主記憶上のストア開始アドレスと
ストア終了アドレスとを領域として出力するためのもの
である。
領域検出回路は、ベクトルストア指令に応答して主記憶
装置上のストア開始アドレスとストア終了アドレスとを
領域として出力するためのものである。
装置上のストア開始アドレスとストア終了アドレスとを
領域として出力するためのものである。
領域検出回路は、ベクトルストア指令に応答してタグ登
録無効化指示回路が動作を完了する前に、指令回路から
後続のスカラデータロード指令を受取ると、指令に伴っ
て受取られるスカラデータロードアドレスがベクトルス
トアアドレス領域レジスタで示されるアドレス領域内に
あるか否かをチェックし、領域内にあれば領域内検出信
号を出力するためのものである。
録無効化指示回路が動作を完了する前に、指令回路から
後続のスカラデータロード指令を受取ると、指令に伴っ
て受取られるスカラデータロードアドレスがベクトルス
トアアドレス領域レジスタで示されるアドレス領域内に
あるか否かをチェックし、領域内にあれば領域内検出信
号を出力するためのものである。
アドレス保持手段は、領域内検出信号が検出されると検
出信号によりスカラロード指令に対応するスカラロード
ブロックアドレスがタグ記憶回路に登録されていないも
のとみなし、主記憶装置へスカラロードブロックアドレ
スに対応するブロックデータの転送を指示し、ベクトル
ストア指令に対応するタグ登録無効化指示回路の動作が
完了するまでブロックデータ転送に対応するブロックア
ドレスを有効性表示ピットとともに保持するためのもの
である。
出信号によりスカラロード指令に対応するスカラロード
ブロックアドレスがタグ記憶回路に登録されていないも
のとみなし、主記憶装置へスカラロードブロックアドレ
スに対応するブロックデータの転送を指示し、ベクトル
ストア指令に対応するタグ登録無効化指示回路の動作が
完了するまでブロックデータ転送に対応するブロックア
ドレスを有効性表示ピットとともに保持するためのもの
である。
バッファ制御回路は、アドレス保持手段に加え後続のス
カラデータロード指示に応答し、指令に伴って受取られ
るスカラデータロードアドレスのブロックアドレス部と
アドレス保持手段の内容とを比較し、一致が検出ぢれる
と該当するスカラデータロード指令に対する主記憶装置
へのブロックデータ転送を抑止し、タグ登録無効化指示
回路からの無効化指示に伴って送出される無効化アドレ
スとアドレス保持手段のブロックアドレスとの一致が検
出されると該当する無効化指示を抑止するように制御す
るためのものである。
カラデータロード指示に応答し、指令に伴って受取られ
るスカラデータロードアドレスのブロックアドレス部と
アドレス保持手段の内容とを比較し、一致が検出ぢれる
と該当するスカラデータロード指令に対する主記憶装置
へのブロックデータ転送を抑止し、タグ登録無効化指示
回路からの無効化指示に伴って送出される無効化アドレ
スとアドレス保持手段のブロックアドレスとの一致が検
出されると該当する無効化指示を抑止するように制御す
るためのものである。
(実施例)
次に、本発明について図面を参照して詳細に説明する。
最初に、第1図を参照して本発明によるスカラ演算処理
装置を含む基本的構成実施例について全般的な動作を説
明する。第1図において、1は指令回路、2〜4はそれ
ぞれベクトル演算処理装置、5は主記憶装置、6はバッ
ファ制御回路、1はベクトルストアアドレス領域レジス
タ、8はタグ記憶回路、9はタグ制御回路、10はバッ
ファメモリ回路、11はタグ登録無効化指示回路、12
は領域検出回路、13はスカラ演算回路、14はスカラ
演算処理装置である。
装置を含む基本的構成実施例について全般的な動作を説
明する。第1図において、1は指令回路、2〜4はそれ
ぞれベクトル演算処理装置、5は主記憶装置、6はバッ
ファ制御回路、1はベクトルストアアドレス領域レジス
タ、8はタグ記憶回路、9はタグ制御回路、10はバッ
ファメモリ回路、11はタグ登録無効化指示回路、12
は領域検出回路、13はスカラ演算回路、14はスカラ
演算処理装置である。
第1図において、指令回路1からベクトルデータストア
指令が信号線101を介してベクトル演算処理装置2〜
4、およびタグ登録無効化回路11に転送される。ベク
トル演算処理装置2〜4は信号線102〜104を介し
て主記憶装置5に対してベクトルストア動作を実行する
。第1図では3台のベクトル演算処理装置を示している
が、本発明には直接関係しない。ベクトルストアアドレ
ス領域レジスタ回路7では信号線115を介してタグ登
録無効化回路11から送出されてくるベクトルストアの
開始アドレス(B)、ベクトヤ要素間の距離(D)、な
らびにベクトルストアの要素数(E)からベクトルスト
ア開始アドレス(B)と終了アドレス(=(B)±(D
)X(E)) とを定義し、これらのアドレスを主記
憶装置5上に領域アドレスとして保持する。
指令が信号線101を介してベクトル演算処理装置2〜
4、およびタグ登録無効化回路11に転送される。ベク
トル演算処理装置2〜4は信号線102〜104を介し
て主記憶装置5に対してベクトルストア動作を実行する
。第1図では3台のベクトル演算処理装置を示している
が、本発明には直接関係しない。ベクトルストアアドレ
ス領域レジスタ回路7では信号線115を介してタグ登
録無効化回路11から送出されてくるベクトルストアの
開始アドレス(B)、ベクトヤ要素間の距離(D)、な
らびにベクトルストアの要素数(E)からベクトルスト
ア開始アドレス(B)と終了アドレス(=(B)±(D
)X(E)) とを定義し、これらのアドレスを主記
憶装置5上に領域アドレスとして保持する。
タグ登録無効化回路11では信号線101を介して送出
されてくるベクトルストア情報をもとにしてベクトルス
トアアドレス(B)、(B+D)。
されてくるベクトルストア情報をもとにしてベクトルス
トアアドレス(B)、(B+D)。
(B+2D)、−−−(B+EXD)を作成し、信号線
117を介してバラフッ制御回路6に図示していないが
、バッファ無効化リクエストとともに送出する。上記無
効化リクエストに応答してバッファ制御回路6から信号
線109を介してタグ記憶回路8およびバックアメモリ
10の読出しアドレスが送出され、タグ記憶回路8から
信号線108上に読出されたタグアドレス情報(ブロッ
クアドレス情報)とバッファ制御回路6から信号線10
9を介して送出されてくるベクトルストアアドレスのブ
ロックアドレス部がタグ制御回路9で比較される。比較
の結果、一致はベクトルストアアドレスがタグ記憶回路
8に登録されていることを示すので、ベクトルストア動
作を実行した後で主記憶装置6の内容に対してベクトル
ストア動作の行われないバッファメモリ回路10の内容
を保証する必要がある。バックアメモリ回路10に保持
されているデータの主記憶装置5に対するブロックアド
レスは、タグ記憶回路8のブロックアドレスに登録され
ているが、これを無効化するように、無効化すべきタグ
アドレスと無効化指示とが信号線114を介して転送さ
れる。
117を介してバラフッ制御回路6に図示していないが
、バッファ無効化リクエストとともに送出する。上記無
効化リクエストに応答してバッファ制御回路6から信号
線109を介してタグ記憶回路8およびバックアメモリ
10の読出しアドレスが送出され、タグ記憶回路8から
信号線108上に読出されたタグアドレス情報(ブロッ
クアドレス情報)とバッファ制御回路6から信号線10
9を介して送出されてくるベクトルストアアドレスのブ
ロックアドレス部がタグ制御回路9で比較される。比較
の結果、一致はベクトルストアアドレスがタグ記憶回路
8に登録されていることを示すので、ベクトルストア動
作を実行した後で主記憶装置6の内容に対してベクトル
ストア動作の行われないバッファメモリ回路10の内容
を保証する必要がある。バックアメモリ回路10に保持
されているデータの主記憶装置5に対するブロックアド
レスは、タグ記憶回路8のブロックアドレスに登録され
ているが、これを無効化するように、無効化すべきタグ
アドレスと無効化指示とが信号線114を介して転送さ
れる。
このようなベクトルストア指令に対するタグ登録無効化
処理を実行している期間に、後続するスカラデータロー
ド指令が指令回路1から信号線106を介してバッファ
制御回路6に送出され、パツクア制御回路6が受取ると
スカラロードアドレス情報が信号線116を介して領域
検出回路12に送出され、信号線119を介してタグ記
憶回路8、タグ制御回路9、ならびにバックアメモリ回
路10にそれぞれスカラロード指令信号とともに送出さ
れる。スカラロード指令を受取ると、領域検出回路12
ではスカラロード指令とともに送出すれてくるスカラロ
ードアドレスを信号線105上のベクトルストアアドレ
ス領域レジスタ7の出力と比較し、スカラロードアドレ
スがベクトルストアアドレス領域内に入っているか否か
を比較する。スカラロードアドレスが領域内に入ってい
ると、領域内検出信号が信号線107を介してバッファ
制御回路6、およびタグ制御回路9に送出される。
処理を実行している期間に、後続するスカラデータロー
ド指令が指令回路1から信号線106を介してバッファ
制御回路6に送出され、パツクア制御回路6が受取ると
スカラロードアドレス情報が信号線116を介して領域
検出回路12に送出され、信号線119を介してタグ記
憶回路8、タグ制御回路9、ならびにバックアメモリ回
路10にそれぞれスカラロード指令信号とともに送出さ
れる。スカラロード指令を受取ると、領域検出回路12
ではスカラロード指令とともに送出すれてくるスカラロ
ードアドレスを信号線105上のベクトルストアアドレ
ス領域レジスタ7の出力と比較し、スカラロードアドレ
スがベクトルストアアドレス領域内に入っているか否か
を比較する。スカラロードアドレスが領域内に入ってい
ると、領域内検出信号が信号線107を介してバッファ
制御回路6、およびタグ制御回路9に送出される。
バッファ制御回路6では対応するスカラロード指令をバ
ッファミスヒツトとして取扱い、直接、信号線118を
介して主記憶装置5にブロックロード要求を送出する。
ッファミスヒツトとして取扱い、直接、信号線118を
介して主記憶装置5にブロックロード要求を送出する。
このブロックロード要求に対する主記憶装置5からのり
ブライデータは信号線111を介してキャッシュメモリ
回路10に登録され、要求データがスカラ演算回路に戻
される。
ブライデータは信号線111を介してキャッシュメモリ
回路10に登録され、要求データがスカラ演算回路に戻
される。
領域内検出信号が送出されなければ、まずスカラロード
アドレスがタグ記憶回路8に登録されているか否かを調
べ、登録されていればバックアメモリ回路10から読出
されたスカラデータが信号線113を介してスカラ演算
回路13に送出される。
アドレスがタグ記憶回路8に登録されているか否かを調
べ、登録されていればバックアメモリ回路10から読出
されたスカラデータが信号線113を介してスカラ演算
回路13に送出される。
タグ記憶回路8にスカラロードアドレスが登録されてい
なければ信号線111を介して主記憶装置5からスカラ
ロードアドレスデータを含むブロックデータがバッファ
メモリ回路10に登録され、タグ記憶回路8にはスカラ
ロードアドレスを含むブロックアドレスがタグ制御回路
9の指示により登録され、要求データがスカラ演算回路
15に戻される。
なければ信号線111を介して主記憶装置5からスカラ
ロードアドレスデータを含むブロックデータがバッファ
メモリ回路10に登録され、タグ記憶回路8にはスカラ
ロードアドレスを含むブロックアドレスがタグ制御回路
9の指示により登録され、要求データがスカラ演算回路
15に戻される。
次に、第2図を参照して本発明によるバッファ制御回路
6、タグ記憶回路8、タグ制御回路9、およびタグ登録
無効化指示回路11について、さらに詳細に説明する。
6、タグ記憶回路8、タグ制御回路9、およびタグ登録
無効化指示回路11について、さらに詳細に説明する。
第2図のバッファ制御回路6において、500はスカラ
ロード制御回路、501は切替え回路、502はタグ検
索アドレスレジスタ、605はキヤツシュタイミング制
御部、504は切替え回路、605は更新アドレスレジ
スタ、506は有効ビットフラグレジスタ、501は比
較回路、508はNANDゲート、509はANDゲー
トである。
ロード制御回路、501は切替え回路、502はタグ検
索アドレスレジスタ、605はキヤツシュタイミング制
御部、504は切替え回路、605は更新アドレスレジ
スタ、506は有効ビットフラグレジスタ、501は比
較回路、508はNANDゲート、509はANDゲー
トである。
タグ記憶回路8において、301はタグメモリ、303
は切替え回路、306はタグVビットメモリであり、タ
イ制御回路9において401゜402はそれぞれ比較回
路、405.404はそれぞれAND/NANDゲート
、405はNANDゲート、406は無効化アドレスレ
ジスタ、407はピット表示フラグレジスタ、408は
レベル〇一致フラクレジスタ、409Hレベル1一致フ
ラグレジスタ、410.411はそれぞれANDゲート
、412はNANDゲートである。タグ登録無効化指示
回路11において201は開始アドレスレジスタ、20
2はベクトル要素間距離レジスタ、20Sは要素数レジ
スタ、204は切替え回路、205は加算器入力レジス
タ、206は加算器、207はベクトルストアアドレス
レジスタ、208は切替え回路、209は減算器、21
0は減算結果レジスタ、211はベクトルストアアドレ
ス制御回路である。
は切替え回路、306はタグVビットメモリであり、タ
イ制御回路9において401゜402はそれぞれ比較回
路、405.404はそれぞれAND/NANDゲート
、405はNANDゲート、406は無効化アドレスレ
ジスタ、407はピット表示フラグレジスタ、408は
レベル〇一致フラクレジスタ、409Hレベル1一致フ
ラグレジスタ、410.411はそれぞれANDゲート
、412はNANDゲートである。タグ登録無効化指示
回路11において201は開始アドレスレジスタ、20
2はベクトル要素間距離レジスタ、20Sは要素数レジ
スタ、204は切替え回路、205は加算器入力レジス
タ、206は加算器、207はベクトルストアアドレス
レジスタ、208は切替え回路、209は減算器、21
0は減算結果レジスタ、211はベクトルストアアドレ
ス制御回路である。
第2図において、指令回路1からベクトルストア指令が
信号線101を介してタグ無効化回路11に送出される
と、ベクトルストア指令とともに送出されるベクトルス
トアの開始アドレス(B)、ベクトル要素間距離(D)
、およびベクトルストアの要素数(E)がそれぞれ開始
アドレスレジスタ201、ベクトル要素間距離レジスタ
202、および要素数レジスタ203にセットされる。
信号線101を介してタグ無効化回路11に送出される
と、ベクトルストア指令とともに送出されるベクトルス
トアの開始アドレス(B)、ベクトル要素間距離(D)
、およびベクトルストアの要素数(E)がそれぞれ開始
アドレスレジスタ201、ベクトル要素間距離レジスタ
202、および要素数レジスタ203にセットされる。
開始アドレスレジスタ201の出力は切替え回路204
を介して加算器入力レジスタ205に送出され、ベクト
ル要素間距離レジスタ202の出力が加算器206に送
出される。加算器206では加算器入力レジスタ206
の出力とベクトル要素間レジスタ202の出力とを加算
し、結果は切替え回路204とベクトルストアアドレス
レジスタ207とに送出される。
を介して加算器入力レジスタ205に送出され、ベクト
ル要素間距離レジスタ202の出力が加算器206に送
出される。加算器206では加算器入力レジスタ206
の出力とベクトル要素間レジスタ202の出力とを加算
し、結果は切替え回路204とベクトルストアアドレス
レジスタ207とに送出される。
ベクトルアドレスレジスタ207の出力は加算器206
の結果がセットされるごとに信号線117を介してバッ
ファ制御回路6にバッファ無効化リクエストとして送出
され、タグ検索アドレスレジスタ502に切替え回路5
01を介してセットされる。また、ベクトルアドレスレ
ジスタ207にはベクトルストアアドレスが要素(E)
回数だけ作成され、バラフッ制御回路6に要素数(E)
に等しい数だけベクトルストアアドレスとして転送され
る。
の結果がセットされるごとに信号線117を介してバッ
ファ制御回路6にバッファ無効化リクエストとして送出
され、タグ検索アドレスレジスタ502に切替え回路5
01を介してセットされる。また、ベクトルアドレスレ
ジスタ207にはベクトルストアアドレスが要素(E)
回数だけ作成され、バラフッ制御回路6に要素数(E)
に等しい数だけベクトルストアアドレスとして転送され
る。
本実施例では、切替え回路601の切替え制御は詳しく
説明していないが、スカシロード/ストアリクエストが
信号線506′から送出されてくるタイミングと、信号
線117を介してベクトルアドレスレジスタ207から
バッファ無効化リクエストが送られてくるタイミングと
が一致した場合には、スカシロード/すト了リクエスト
を優先して処理するものとし、その間にはタグ無効化回
路11の処理は止める必要がある。これらの制御は一般
的に考えられるリクエスト競合制御方式を適用すればよ
く、本発明とは直接関係しないので詳細な説明は省略す
る。タグ無効化回路11においては、ベクトルストアア
ドレス制御回路211で零が検出されるまでベクトルス
トアアドレスの作成および転送は要素数レジスタ203
の出力をもとにして実行されている。
説明していないが、スカシロード/ストアリクエストが
信号線506′から送出されてくるタイミングと、信号
線117を介してベクトルアドレスレジスタ207から
バッファ無効化リクエストが送られてくるタイミングと
が一致した場合には、スカシロード/すト了リクエスト
を優先して処理するものとし、その間にはタグ無効化回
路11の処理は止める必要がある。これらの制御は一般
的に考えられるリクエスト競合制御方式を適用すればよ
く、本発明とは直接関係しないので詳細な説明は省略す
る。タグ無効化回路11においては、ベクトルストアア
ドレス制御回路211で零が検出されるまでベクトルス
トアアドレスの作成および転送は要素数レジスタ203
の出力をもとにして実行されている。
タグ検索アドレスレジスタ502にベクトルストアアド
レスがセットされると、上記アドレスの下位ブロック内
アドレス部が信号線109を介してタグメモリ301と
タグVビットメモリ305とに送出され、該当するブロ
ックアドレスおよびVビットが読出され、比較回路40
1.402、ならびにANDゲート405.404に送
出される。本実施例では、バッファメモリは2コンパー
トメント(2レベル)を想定している。
レスがセットされると、上記アドレスの下位ブロック内
アドレス部が信号線109を介してタグメモリ301と
タグVビットメモリ305とに送出され、該当するブロ
ックアドレスおよびVビットが読出され、比較回路40
1.402、ならびにANDゲート405.404に送
出される。本実施例では、バッファメモリは2コンパー
トメント(2レベル)を想定している。
比較回路401.402ではタグメモリ301の出力と
タグ検索アドレスレジスタ502の上位ブロックアドレ
ス情報とが比較され、比較結果はANDゲー)405,
404でタグVビットメモリ305の出力とレベルとと
Kそれぞれ論理積条件を取っている。比較結果401、
または比較回路402で比較した結果、一致が求められ
、かつ、該当ブロックアドレスの有効性を表示するタグ
Vビットメモリ506の出力が%11でアシ、かつ、後
で説明するようにNANDゲート412から信号線41
5上に出力されるヒツト有効信号が%11であれば、レ
ベルロ一致フラグレジスタ40B、マタハレベル1一致
フラグレジスタ409がセットされ、両レベルで一致信
号の論理和がNANDゲー)406で求められ、ヒツト
信号がヒツト表示フラグレジスタ401にセットされる
。
タグ検索アドレスレジスタ502の上位ブロックアドレ
ス情報とが比較され、比較結果はANDゲー)405,
404でタグVビットメモリ305の出力とレベルとと
Kそれぞれ論理積条件を取っている。比較結果401、
または比較回路402で比較した結果、一致が求められ
、かつ、該当ブロックアドレスの有効性を表示するタグ
Vビットメモリ506の出力が%11でアシ、かつ、後
で説明するようにNANDゲート412から信号線41
5上に出力されるヒツト有効信号が%11であれば、レ
ベルロ一致フラグレジスタ40B、マタハレベル1一致
フラグレジスタ409がセットされ、両レベルで一致信
号の論理和がNANDゲー)406で求められ、ヒツト
信号がヒツト表示フラグレジスタ401にセットされる
。
ヒツト表示フラグレジスタ407がセットされると、タ
グ検索アドレスレジスタ!I02の下位でロック内アド
レス情報が無効化アドレスレジスタ406にセットされ
、出力はタグ記憶回路8に転送される。ヒツト表示フラ
グレジスタ407の出力はANDゲート410に加えら
れ、ここでバッファ制御回路6のバッファタイミング制
御部603から信号線510を介して送出されたタイミ
ング信号との間で論理積条件を求める。タグ記憶回路8
のなかのタグVビットメモリs05に対して、ANDゲ
ート411の出力で示されるレベルVビットを一〇Iに
セットするように、信号線114を介して指示信号とし
て無効化アトにスレジスタ406の出力とともに送出さ
れる。ここで、切替え回路303で%Olレベル信号が
選択され、タグVビットメモリ305のvビットを%O
Iにセットするための書込み入力として与えられる。
グ検索アドレスレジスタ!I02の下位でロック内アド
レス情報が無効化アドレスレジスタ406にセットされ
、出力はタグ記憶回路8に転送される。ヒツト表示フラ
グレジスタ407の出力はANDゲート410に加えら
れ、ここでバッファ制御回路6のバッファタイミング制
御部603から信号線510を介して送出されたタイミ
ング信号との間で論理積条件を求める。タグ記憶回路8
のなかのタグVビットメモリs05に対して、ANDゲ
ート411の出力で示されるレベルVビットを一〇Iに
セットするように、信号線114を介して指示信号とし
て無効化アトにスレジスタ406の出力とともに送出さ
れる。ここで、切替え回路303で%Olレベル信号が
選択され、タグVビットメモリ305のvビットを%O
Iにセットするための書込み入力として与えられる。
以上が、タグ記憶回路8のベクトルストアアドレスに対
する無効化処理方法の説明である。
する無効化処理方法の説明である。
ここで、本発明の特徴であるバッファ制御回路6の詳細
を説明する前に、第8図を参照してベクトルストアアド
レス領域レジスタ7、および領域検出回路12について
説明する。第8図のベクトルストアアドレス領域レジス
タ7において、600ハ開始アドレスレジスタ、601
はベクトル要素間レジスタ、602は要素数レジスタ、
603は乗算器、604は加算器、605はベクトルス
トア終了アドレスレジスタ、606はベクトルストア開
始アドレスレジスタである。領域検出回路12において
、700.701はそれぞれ減算器、702はANDゲ
ートである。
を説明する前に、第8図を参照してベクトルストアアド
レス領域レジスタ7、および領域検出回路12について
説明する。第8図のベクトルストアアドレス領域レジス
タ7において、600ハ開始アドレスレジスタ、601
はベクトル要素間レジスタ、602は要素数レジスタ、
603は乗算器、604は加算器、605はベクトルス
トア終了アドレスレジスタ、606はベクトルストア開
始アドレスレジスタである。領域検出回路12において
、700.701はそれぞれ減算器、702はANDゲ
ートである。
第3図において、指令回路1からのベクトルデータスト
ア指令がタグ登録無効化回路11を経由して信号線11
6を介してベクトルストアアドレス領域レジスタ7に送
出されると、ベクトルデータストア指令とともに送出さ
れてくるベクトルストアの開始アドレス(B)、ベクト
ル要素間距離(D)、およびベクトルストアの要素数(
E)がそれぞれ開始アドレスレジスタ600、ベクトル
要素間距離レジスタ601、および要素数レジスタ60
2にセットされる。開始アドレスレジスタ600の出力
は加算器604とベクトルストア開始アドレスレジスタ
606とに送出される。要素間距離レジスタ601と要
素数レジスタ602との出力は乗算器603に入力され
、DXEの出力が加算器604に入力され、加算器60
4からB+DXEの演算結果がベクトルストア終了アド
レスレジスタ605にセットされる。ベクトルストアア
ドレス制御回路211でベクトル残要素数が零を検出す
るまでの間は、ベクトルストア終了アドレスレジスタ6
05およびベクトルストア開始アドレスレジスタ606
の内容が有効である。すなわち、ベクトルデータストア
指令に対するタグ登録無効化処理実行期間だけ、ベクト
ルストア開始アドレスレジスタ606の内容とベクトル
終了アドレスレジスタ605の内容とは有効であシ、そ
れ以外の期間には、例えばクリアされていて無効な内容
をもっている。
ア指令がタグ登録無効化回路11を経由して信号線11
6を介してベクトルストアアドレス領域レジスタ7に送
出されると、ベクトルデータストア指令とともに送出さ
れてくるベクトルストアの開始アドレス(B)、ベクト
ル要素間距離(D)、およびベクトルストアの要素数(
E)がそれぞれ開始アドレスレジスタ600、ベクトル
要素間距離レジスタ601、および要素数レジスタ60
2にセットされる。開始アドレスレジスタ600の出力
は加算器604とベクトルストア開始アドレスレジスタ
606とに送出される。要素間距離レジスタ601と要
素数レジスタ602との出力は乗算器603に入力され
、DXEの出力が加算器604に入力され、加算器60
4からB+DXEの演算結果がベクトルストア終了アド
レスレジスタ605にセットされる。ベクトルストアア
ドレス制御回路211でベクトル残要素数が零を検出す
るまでの間は、ベクトルストア終了アドレスレジスタ6
05およびベクトルストア開始アドレスレジスタ606
の内容が有効である。すなわち、ベクトルデータストア
指令に対するタグ登録無効化処理実行期間だけ、ベクト
ルストア開始アドレスレジスタ606の内容とベクトル
終了アドレスレジスタ605の内容とは有効であシ、そ
れ以外の期間には、例えばクリアされていて無効な内容
をもっている。
ベクトルストア終了アドレスレジスタ605、およびベ
クトルストア開始アドレスレジスタ606にある値がセ
ットされ、タグ登録無効化処。
クトルストア開始アドレスレジスタ606にある値がセ
ットされ、タグ登録無効化処。
理の実行中に後続のスカラデータロード指令が指令回路
1からバッファ制御回路6に送出されると、スカラロー
ド制御回路500が起動され、後続スカラデータロード
指令とともに転送されるスカラデータロードアドレス情
報により領域検出回路12およびタグ検査アドレスレジ
スタ502へのアクセス制御信号が発生する。そこで、
スカラデータロードアドレスが領域検出回路12および
タグ検索アドレスレジスタ502に送出される。領域検
出回路12では減算器700でベクトルストア終了アド
レスレジスタ605の出力から信号線116上のスカラ
データロードアドレスが減算され、その結果の符号が正
の値であれば減算可能(キャリイアウド)信号が信号線
703上に送出される。一方、減算器701では逆に信
号線116上のスカラデータロードアドレスからベクト
ルストア開始アドレスレジスタ606の出力を減算し、
同様に結果が正の値であれば減算可能信号が信号線70
4に送出される。すなわち、信号線10sと信号線70
4との間で論理積を求めるようKANDゲート702で
上記条件が得られればスカラデータロードアドレスがベ
クトルストア開始アドレスとベクトルデータストア終了
アドレスとの間に入っている。
1からバッファ制御回路6に送出されると、スカラロー
ド制御回路500が起動され、後続スカラデータロード
指令とともに転送されるスカラデータロードアドレス情
報により領域検出回路12およびタグ検査アドレスレジ
スタ502へのアクセス制御信号が発生する。そこで、
スカラデータロードアドレスが領域検出回路12および
タグ検索アドレスレジスタ502に送出される。領域検
出回路12では減算器700でベクトルストア終了アド
レスレジスタ605の出力から信号線116上のスカラ
データロードアドレスが減算され、その結果の符号が正
の値であれば減算可能(キャリイアウド)信号が信号線
703上に送出される。一方、減算器701では逆に信
号線116上のスカラデータロードアドレスからベクト
ルストア開始アドレスレジスタ606の出力を減算し、
同様に結果が正の値であれば減算可能信号が信号線70
4に送出される。すなわち、信号線10sと信号線70
4との間で論理積を求めるようKANDゲート702で
上記条件が得られればスカラデータロードアドレスがベ
クトルストア開始アドレスとベクトルデータストア終了
アドレスとの間に入っている。
上記ケースではスカラロードアドレスとベクトルデータ
ストアアドレスとが一致する可能性があり、タグ登録無
効化処理が終了する前にバックアメモリ回路10からス
カラデータのロードを実行すると、ベクトルストアで主
記憶装置5の内容が変更されようとしているのに、変更
前のバックアメモリ回路10の内容をロードしてしまう
結果となる。そこで、ANDゲート102で論理積条件
が得られれば、領域内検出信号が信号線105を介して
バッファ制御回路6とタグ制御回路9とに送出される。
ストアアドレスとが一致する可能性があり、タグ登録無
効化処理が終了する前にバックアメモリ回路10からス
カラデータのロードを実行すると、ベクトルストアで主
記憶装置5の内容が変更されようとしているのに、変更
前のバックアメモリ回路10の内容をロードしてしまう
結果となる。そこで、ANDゲート102で論理積条件
が得られれば、領域内検出信号が信号線105を介して
バッファ制御回路6とタグ制御回路9とに送出される。
再び、第2図のバッファ制御回路6とタグ制御回路9と
の動作の説明に戻る。領域内検出信号が信号線703を
介してNANDゲート412に入力されると、バッファ
制御回路6から信号線119上への信号力βIIであれ
ばNANDゲート403.404の入力条件を抑止する
ように動作し、このときのスカラデータロード指令はバ
ッファミスヒツトになってスカラデータロードアドレス
がアドレスレジスタ502から切替え回路604を通し
て送出され、信号線118を介して主記憶装置にブロッ
クロードアドレスとして送られている。これによってバ
ックアメモリ回路10とタグ記憶回路8との内容が更新
され、要求スカラデータがスカラ演算回路1iSK送出
される。このとき、タグ登録無効化処理が完了するまで
ブロックロードアドレスがバッフ7更新アドレスレジス
タ505に有効ビット506とともにセットさるる。
の動作の説明に戻る。領域内検出信号が信号線703を
介してNANDゲート412に入力されると、バッファ
制御回路6から信号線119上への信号力βIIであれ
ばNANDゲート403.404の入力条件を抑止する
ように動作し、このときのスカラデータロード指令はバ
ッファミスヒツトになってスカラデータロードアドレス
がアドレスレジスタ502から切替え回路604を通し
て送出され、信号線118を介して主記憶装置にブロッ
クロードアドレスとして送られている。これによってバ
ックアメモリ回路10とタグ記憶回路8との内容が更新
され、要求スカラデータがスカラ演算回路1iSK送出
される。このとき、タグ登録無効化処理が完了するまで
ブロックロードアドレスがバッフ7更新アドレスレジス
タ505に有効ビット506とともにセットさるる。
この状態で、後続のスカラデータロード要求、またはタ
グ登録無効化処理要求が到来すると、バッファ更新アド
レスレジスタ506の内容とブロックアドレスとを比較
回路507で比較し、比較回路507で一致が検出され
ると領域内検出信号が信号線703から送出されていて
も、前者のスカラデータ・ロード要求に対しては領域内
検出信号を抑圧するように信号線119の信号を%OI
にしてバッファミスヒツトが生じないようにする。
グ登録無効化処理要求が到来すると、バッファ更新アド
レスレジスタ506の内容とブロックアドレスとを比較
回路507で比較し、比較回路507で一致が検出され
ると領域内検出信号が信号線703から送出されていて
も、前者のスカラデータ・ロード要求に対しては領域内
検出信号を抑圧するように信号線119の信号を%OI
にしてバッファミスヒツトが生じないようにする。
また、後者のタグ登録無効化処理要求に対しては、該当
アドレスに対するタグ登録無効化処理を抑圧するように
信号線119を介してバッファタイミング制御部505
にサプレス信号が送出される。
アドレスに対するタグ登録無効化処理を抑圧するように
信号線119を介してバッファタイミング制御部505
にサプレス信号が送出される。
(発明の効果)
以上詐明したように本発明は、ベクトルストア指令に対
するタグ登録無効化処理中に処理を中断させることなく
後続のスカラロード命令を続行させ、タグ登録無効化処
理中に主記憶装置から新たにブロックロードしてきたデ
ータに対して後続のスカラロード命令、およびタグ登録
無効化要求が不必要な動作をしないよう制御することK
より、処理性能を向上させることができるという効果が
ある。
するタグ登録無効化処理中に処理を中断させることなく
後続のスカラロード命令を続行させ、タグ登録無効化処
理中に主記憶装置から新たにブロックロードしてきたデ
ータに対して後続のスカラロード命令、およびタグ登録
無効化要求が不必要な動作をしないよう制御することK
より、処理性能を向上させることができるという効果が
ある。
【図面の簡単な説明】
第1図は、本発明によるスカラ演算処理装置を含むシス
テムの一実施例を示すブロック図である。 第2図は、第1図に示したスカラ演算処理装置において
、バッファ制御回路、タグ記憶回路、タグ制御回路、な
らびにタグ登録無効化指示回路の詳細を示すブロック図
である。 第8図は、第1図に示したスカラ演算処理装置において
、ベクトルストアアドレス領域レジスタと領域検出回路
との詳細を示すブロック図である。 1・・・指令回路 2〜4・・・ベクトル演算処理装置 5・・・主記憶装置 6・・・バッファ制御回路 7・11嗜ベクトルストアアドレス領域レジスタ、8・
・・タグ記憶回路 9・−・タグ制御回路 10・・・バッツァメモリ回路 1111・番タグ登録無効化指示回路 12・・・領域検出回路 13−争・スカラ演算回路 14・φ・スカラ演算処理装置 201・−1始アドレスレジスタ 2G2・拳ベクトル要素間距離レジスタ2011・・要
素数レジスタ 204.208.i$03.601.504−・−・・
切替え回路 20!i・・加算器入力レジスタ 206.604・・・加算器 207・・・ベクトルアドレスレジスタ209.700
.701・@Φ減算器 210・・・減算結果レジスタ 211・・番ベクトルストアアドレス制御回路501・
・−タグメモリ 305−・・タグVビットメモリ 401.402.507・拳・比較回路40B、404
・・AND/NANDゲート406.412,508舎
・・NANDゲート406・・・無効化アドレスレジス
タ 407〜409,606・・・7ラグレジスタ410.
411.609.702・會・・・−ANDゲート 500・・・スカラロード制御回路 602豐・拳タグ検索アドレスレジスタ505・争・キ
ャッシュタイミング制御部50.6・・・更新アドレス
レジスタ 600・・−開始アドレスレジスタ 601a・・ベクトル要素間レジスタ 602・・・要素数レジスタ 60&・・・乗算器 605・・1ベクトルストア終了アドレスレジスタ 606−・のベクトルストア開始アドレスレジスタ
テムの一実施例を示すブロック図である。 第2図は、第1図に示したスカラ演算処理装置において
、バッファ制御回路、タグ記憶回路、タグ制御回路、な
らびにタグ登録無効化指示回路の詳細を示すブロック図
である。 第8図は、第1図に示したスカラ演算処理装置において
、ベクトルストアアドレス領域レジスタと領域検出回路
との詳細を示すブロック図である。 1・・・指令回路 2〜4・・・ベクトル演算処理装置 5・・・主記憶装置 6・・・バッファ制御回路 7・11嗜ベクトルストアアドレス領域レジスタ、8・
・・タグ記憶回路 9・−・タグ制御回路 10・・・バッツァメモリ回路 1111・番タグ登録無効化指示回路 12・・・領域検出回路 13−争・スカラ演算回路 14・φ・スカラ演算処理装置 201・−1始アドレスレジスタ 2G2・拳ベクトル要素間距離レジスタ2011・・要
素数レジスタ 204.208.i$03.601.504−・−・・
切替え回路 20!i・・加算器入力レジスタ 206.604・・・加算器 207・・・ベクトルアドレスレジスタ209.700
.701・@Φ減算器 210・・・減算結果レジスタ 211・・番ベクトルストアアドレス制御回路501・
・−タグメモリ 305−・・タグVビットメモリ 401.402.507・拳・比較回路40B、404
・・AND/NANDゲート406.412,508舎
・・NANDゲート406・・・無効化アドレスレジス
タ 407〜409,606・・・7ラグレジスタ410.
411.609.702・會・・・−ANDゲート 500・・・スカラロード制御回路 602豐・拳タグ検索アドレスレジスタ505・争・キ
ャッシュタイミング制御部50.6・・・更新アドレス
レジスタ 600・・−開始アドレスレジスタ 601a・・ベクトル要素間レジスタ 602・・・要素数レジスタ 60&・・・乗算器 605・・1ベクトルストア終了アドレスレジスタ 606−・のベクトルストア開始アドレスレジスタ
Claims (1)
- データ送受信バスによつて接続された主記憶装置と、前
記主記憶装置に対して少なくとも一つのデータ送受信バ
スによつて接続され、前記主記憶装置のベクトル要素デ
ータをアクセスすることができるように構成した少なく
とも一つのベクトル演算処理装置と、プログラム命令に
従つてベクトルデータまたはスカラデータのロード/ス
トア動作指令を送出することができるように構成した指
令回路とともに情報処理システムを構成するためのスカ
ラ演算処理装置であつて、前記主記憶装置との間でデー
タ送受信バスをもち、前記主記憶装置のデータの一部の
写しを記憶するためのバッファメモリ回路と、前記バッ
ファメモリ回路の格納データに対応する前記主記憶装置
のブロックアドレス情報を登録するためのタグ記憶回路
と、前記タグ記憶回路に対する前記ブロックアドレス情
報の新規登録または登録アドレスの無効化処理を制御す
るためのタグ制御回路と、前記指令回路からのベクトル
データストア動作指令に応答し、前記指令に伴つて発生
される複数のベクトル要素データに対して、それぞれの
ストアアドレスが前記タグ記憶回路に登録されているか
否かをチェックし、登録されている場合には前記タグ制
御回路に登録アドレスの無効化を指示するためのタグ登
録無効化指示回路と、前記ベクトルストア動作指令に応
答して主記憶装置上のストア開始アドレスとストア終了
アドレスとを領域として出力するベクトルストアアドレ
ス領域レジスタと、前記ベクトルストア指令に応答して
前記タグ登録無効化指示回路が動作を完了する前に前記
指令回路から後続のスカラデータロード指令を受取つた
ならば、前記指令に伴つて受取られるスカラデータロー
ドアドレスが前記ベクトルストアアドレス領域レジスタ
で示されるアドレス領域内にあるか否かをチェックし、
領域内にあれば領域内検出信号を出力するための領域検
出回路と、前記領域内検出信号が検出されると前記検出
信号により前記スカラロード指令に対応するスカラロー
ドブロックアドレスが前記タグ記憶回路に登録されてい
ないものとみなし、前記主記憶装置へ前記スカラロード
ブロックアドレスに対応するブロックデータの転送を指
示し、前記ベクトルストア指令に対応する前記タグ登録
無効化指示回路の動作が完了するまで前記ブロックデー
タ転送に対応するブロックアドレスを有効性表示ビット
とともに保持するためのアドレス保持手段を備え、後続
のスカラデータロード指示に応答して前記指令に伴つて
受取られるスカラデータロードアドレスのブロックアド
レス部と前記アドレス保持手段の内容とを比較し、一致
が検出されると該当するスカラデータロード指令に対す
る前記主記憶装置へのブロックデータ転送を抑止し、前
記タグ登録無効化指示回路からの無効化指示に伴つて送
出される無効化アドレスと前記アドレス保持手段のブロ
ックアドレスとの一致が検出されると該当する無効化指
示を抑止するよう制御するためのバッファ制御回路とを
具備して構成したことを特徴とするスカラ演算処理装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60132461A JPS61289464A (ja) | 1985-06-18 | 1985-06-18 | スカラ演算処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60132461A JPS61289464A (ja) | 1985-06-18 | 1985-06-18 | スカラ演算処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61289464A true JPS61289464A (ja) | 1986-12-19 |
Family
ID=15081903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60132461A Pending JPS61289464A (ja) | 1985-06-18 | 1985-06-18 | スカラ演算処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61289464A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01222375A (ja) * | 1988-03-01 | 1989-09-05 | Nec Corp | 緩衝記憶装置 |
JPH01222376A (ja) * | 1988-03-01 | 1989-09-05 | Nec Corp | 緩衝記憶装置 |
-
1985
- 1985-06-18 JP JP60132461A patent/JPS61289464A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01222375A (ja) * | 1988-03-01 | 1989-09-05 | Nec Corp | 緩衝記憶装置 |
JPH01222376A (ja) * | 1988-03-01 | 1989-09-05 | Nec Corp | 緩衝記憶装置 |
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