KR930001022B1 - 리퀘스트 캔슬 시스템(request cancel system) - Google Patents

리퀘스트 캔슬 시스템(request cancel system) Download PDF

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히로시 고마쓰다
히데히꼬 니시다
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후지쓰 가부시끼가이샤
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내용 없음.

Description

리퀘스트 캔슬 시스템(request cancel system)
제1도는 리퀘스트 캔슬 시스템이 적용되는 처리 시스템을 전반적으로 나타내는 시스템 블록 선도.
제2도는 제1도에 도시된 종래의 기억 제어 장치의 중요 부분을 나타내는 시스템 블럭 선도.
제3(a)도 내지 3(f)도는 제2도에 도시된 기억 제어 장치의 일반적인 동작 타이밍을 설명하기 위한 시간 도표.
제4도는 본 발명에 따른 리퀘스트 캔슬 시스템의 실시예가 적용되는 기억 제어 장치의 실시예의 중요 부분을 나타내는 시스템 블럭 선도.
제5(a)도 내지 5(d)도는 제4도에 도시된 기억 제어 장치의 일반적인 동작 타이밍을 설명하기 위한 시간 도표.
제6(a)도 내지 6(n)도는 제4도에 도시된 기억 제어 장치의 동작을 설명하기 위한 시간 도표.
본 발명은 대체로 리퀘스트 캔슬 시스템에 관한 것이며, 특히 기억 소자에 대한 요구를 삭제하기 위한 리퀘스트 캔슬 시스템에 관한 것이다.
제1도는 일반적으로 다수의 중앙 처리 장치(cPU) 1011내지 101n가 기억 제어 장치(MCU) 102를 경유해서 주기억 장치(MSU)의 뱅크로 접근할 수 있는 처리 방식을 나타내고 있다. 중앙처리 장치 1011내지 101n는 액세스(access)장치로서 사용되었다.
관례적으로, 제2도에 도시된 바와 같은 시스템 구조를 갖는 기억 제어 장치 102는 중앙처리 장치 1011내지 101n에 의해 공통적으로 사용되는 주기억 장치 103의 뱅크로 액세스가 이루어질 때 제어가 실행되므로, 한 개의 중앙처리 장치 1011에 의해 요구되는 1차 액세스와 또 다른 하나의 중앙처리 장치 1011에 의해 요구되는 다음의 2차 액세스는 주기억 장치 103의 동일한 뱅크에 액세스 시키지 않는다.
제2도에서, 편의상 1차 액세스는 중앙처리 장치 1011에 의해 요구되고, 다음의 2차 액세스는 중앙처리 장치 101j에 의해 요구되는 것으로 가정한다. 뱅크 비지 플래그 그룹(bank busy flag group) 21은 뱅크의 어드레스(address)와 관련되는 주기억 장치 103의 뱅크가 사용중인지(즉, ″비지″)아닌지를 알려주는 정보를 저장한다. 첫번째 주기에서, 1차 액세스 요구가 기억 제어장치 102에 의해 수신되면, 1차 액세스 요구의 어드레스는 인터페이스 레지스터 22-1과 요구 동작 코드에 저장되고 실제 요구 신호와 1차 액세스 요구등이 인터페이스 레지스터 23-1에 저장된다. 인터페이스 레지스터 22-1에 저장된 어드레스의 예정된 보다 낮은 비트는 디코더 24-1에 의해 부호화 되며, 부호화된 어드레스는 선택기 25에 공급된다. 이 부호화된 어드레스는 주기억 장치 103의 뱅크를 나타낸다.
선택기 25는 부호화된 어드레스에 의해 지정된 뱅크의 일치하는 비지 프래그 (busy flag)를 출력하고, 이비지 플래그는 ㄴ검색부(檢索部) 26-1에 공급된다. 또한, 인터페이스 레지스터 22-1에 저장된 어드레스의 예정된 보다 낮은 비트를 수신한다. 비지 플래그는 지정된 뱅크가 사용중인지 아닌지를 표시한다.
이 경우에, 편의상 지정된 뱅크는 비(非)사용중이고, 검색부 26-1 사용중인 bank와 매치되지 않는 1차 액세스 요구의 어드레스를 표시하는 신호를 AND 회로 271에 공급한다. AND 회로 271의 출력신호는 선택기 29를 제어하는 선행(先行)제어기 28에 공급된다. 선행 제어기 28은 선택기 29가 요구 동작 코드를 선택적으로 출력하는 것을 허용할 것인지 아닌지를 판별하고, 실제요구 신호등은 AND 회로 27-1로 부터의 신호를 기초로 인터페이스 레지스터 23-1에 저장된다.
선택기 29는 선행 제어기 28로부터의 제어 신호에 응답하여 인터페이스 레지스터 23-1로부터 요구 동작 코드를 선택적으로 출력한다. 그러므로, 1차 액세스 요구의 요구 동작 코드는 PR1 레지스터 30에 저장된다. 게다가, 선행 제어기 28은 PR1' 레지스터 31에 어드레스 선택 신호를 세트한다. PR1 레지스터 30의 출력은 주기억 장치 인터페이스 레지스터 39에 공급된다.
그 다음에, 2차 주기에서, PR1 레지스터 30에 저장된 1차 액세스 요구의 요구 동작 코드는 P1 레지스터 32-1에 세트되며, PR1' 레지스터 31에 저장되어 있는 어드레스 선택 신호는 선택기 33에 공급된다. P1 레지스터 32-1, P2 레지스터 32-2등은 파이프 라인(pipe line) PL을 구성한다. 선택기 33은 인터페이스 레지스터 22-1에 저장된 어드레스의 소정의 보다 낮은 비트를 선택적으로 출력한다. 선택기 33으로부터의 소정의 보다 낮은 비트 출력은 P1' 레지스터 34에 세트된다. 더우기, 선택기 33으로부터의 소정의 보다 낮은 비트 출력은 디코더 36에 공급된다. 디코더 36은 어드레스의 소정의 보다 낮은 비트를 부호화하며, 이 주기 동안만 ON 상태로 뱅크 비지 신호를 세트한다. 이 뱅크 비지 신호는 2차 액세스 요구가 1차 액세스 요구와 같은 뱅크를 정해 줄때 동일한 뱅크를 선형 제어기 28에 의해 선택되어지는 것으로부터 보호한다. 동시에, 어드레스와 중앙처리 장치 101j에 의해 2차 액세스 요구의 요구 동작 코드는 인터페이스 레지스터 22-2와 23-2에 각각 저장된다. 2차 액세스 요구의 어드레스는 1차 액세스 요구의 어드레스와 동일한 것으로 가정한다.
3차 주기에서, P1 레지스터 32-1에 저장되어 있는 1차 액세스 요구의 요구 동작 코드는 P2 레지스터 32-2에 세트되고, P1' 레지스터 34에 저장되어 있는 어드레스의 소정의 보다 낮은 비트는 디코더 35에 공급된다. 디코더 35는 1차 액세스 요구 어드레스의 소정의 보다 낮은 비트를 부호화 하며, 뱅크 비지 신호는 이 주기동안만 ON 상태로 세트한다. 이 뱅크 비지 신호는 OR 회로 37에 공급되고, 사용중인 상태는 뱅크 비지 플래그에 대해 기록된다. 디코더 35와 36의 출력신호는 OR 회로 37에 공급되며, OR 회로 37의 출력 신호는 또한 뱅크 비지 플래그가 공급되어지는 OR 회로 38에 공급된다. 실제로, OR 회로 37은 뱅크의 수와 동일한 수의 OR 게이트로 구성되며, OR 회로 38 역시 뱅크의 수와 동일한 수의 OR 게이트로 구성된다.
이 시점에서, 2차 액세스 요구의 어드레스에 의해 지정된 뱅크가 사용중 임의 OR 회로 38의 출력 신호로 부터 최종적으로 검출된다. 그러므로, 검색부 26-2는 2차 액세스 요구의 어드레스가 사용중인 뱅크의 어드레스와 일치됨을 표시하는 신호를 AND 회로 272에 공급하며, 선행 제어기 28은 AND 회로 27-2의 출력 신호에 응답하여 CPU 101j가 사용중인 뱅크로 접근하는 것을 금지한다.
4차 및 그 이후의 주기에서, 2차 액세스 요구의 내용은 뱅크 비지 플래그 그룹 21에 기록된 비지 플래그 신호를 기초로 선행제어기 28의 동작에 의하여 레지스터 PR1등에 세트되지 않는다.
비록 제2도에 도시되지는 않았지만, 어드레스는 선행 제어기 28에 의하여 인터페이스 레지스터 22-1(또는 22-2)를 선택함으로써, 그리고 MSU 인터페이스 레지스터 39에서 선택된 인터페이스 레지스터로부터의 어드레스를 세트함으로써 MUS 103에 공급된다.
제3(a)도 내지 3(f)도는 MCU 102의 일반적인 동작 타이밍을 설명하기 위한 시간 도표이다. 제3(a)도에서 주기 PR0i, PR1i, P1i및 P2i는 각기 CPU 101i에 대해 상기 언급된 제1,제2,제3 및 제4주기에 대응한다. 유사하게, 제3(b)도에 도시된 주기 PR0j, PR1j및 P1j는 각기 CPU 101j에 대해 상기 언급된 제2,제3(c)도 내지 3(f)도는 각기 제2에 도시된 MCU 102의 ①부분 내지 ④부분에서의 신호의 타이밍을 나타낸다. 제3(b)도는 2차 액세스 요구가 수용되지 않음을 알 수 있다. 즉, 위의 주기 ″X″에 의해 표시된 것과 같이 주기 PR1j로부터 삭제된다. 제3(e)도는 세트 뱅크 비지 플래그가 뱅크의 사용상태를 표시하기 위해 출력될 때의 시간을 나타낸다.
따라서, 연속적인 1차 및 2차 액세스 요구를 동일한 뱅크에 접근시키면, 그것은 2차 액세스 요구가 지정된 뱅크는 사용중 임을 즉, ″비지″임을 수신할 때 검출된다. 이 검출은 제2도에서 점선에 의해 표시된 경로 PA 내에서 이루어진다. 그러나, 2차 액세스 요구는 주기 PR1j(제3주기)로부터만 삭제된다. 이러한 이유로, MSU 103의 규모가 증대되고, 또는 CPU 101i내지 101n까지의 수 n이 증대되므로, 선택기 33, 디코더 35와 36 및 경로 PA 내에서의 게이트와 같은 논리회로의 수가 현저하게 증가한다. 결과적으로, 경로 PA에 이입(移入)되는 지연 시간이 증가하고, 뱅크 사용상태를 검색하기 위해 요구되는 시간은 MCU 102의 한 기계 주기를 초과하는 문제가 있다.
따라서, 본 발명의 일반적인 목적은 상술된 문제가 제거되는 새롭고 유용한 리퀘스트 캔슬 시스템을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 다수의 뱅크를 갖는 주기억 장치, 기억 제어 장치 및 기억 제어 장치를 경유하여 주기억 장치의 뱅크에 접근하는 다수의 액세스 장치로 구성되며, 대응되는 하나의 뱅크가 사용중일 때 세트되는 뱅크 비지 플래그의 각각과 주기억 장치의 각 뱅크와 일치하는 뱅크 비지 플래그를 저장하기 위한 뱅크 비지 플래그 그룹 수단, 액세스 장치로부터의 액세스 리퀘스트 내용 및 어드레스를 저장히기 위한 레지스터 수단, 뱅크 비지 플래그 그룹 수단으로부터 대응되는 뱅크 비지 플래그를 읽어 냄으로써 임의의 액세스 장치로부터의 액세스 요구의 어드레스에 의해 지정된 뱅크인지 아닌지를 검색하기 위한 검색 수단, 1차 액세스 요구의 어드레스와 1차 액세스 요구 직후에 수신도는 2차 액세스 요구의 어드레스를 비교하고, 1차와 2차 액세스 요구 동시신호의 어드레스의 비사용중인 2차 액세스 요구의 어드레스에 의해 지정된 뱅크를 검색 수단이 검출할 때 동시 신호를 출력하는 비교 수단, 그리고, 비교 수단으로부터의 동시 발생 신호에 응답하는 2차 액세스 요구를 제거하기 위한 리퀘스트 캔슬 제어 수단 등으로 구성되는 처리방식에 적용되는 리퀘스트 캔슬 시스템을 공급하기 위한 것이다. 본 발명의 리퀘스트 캔슬 시스템에 따라서, 1차 및 2차 액세스 요구가 동일한 뱅크를 지정하고, 뱅크가 한 주기 동안 비사용중인 것으로 검색될 때 조차도, 2차 액세스 요구의 요구 내용은 동일한 뱅크가 지정될 때 다음 주기 동안에 캔슬된다. 이러한 이유로, 기억 제어 장치의 한 기계 주기 내로 뱅크 비지 상태를 검색하기 위해 요구되는 시간은 감소되며, 주기억 장치로의 고속 접근과 정확성이 보장된다.
본 발명의 또 다른 목적은 첨부된 도면과 관련해서 읽을 때 다음의 세부 사항으로부터 명확해 질 것이다.
제4도는 본 발명에 적용된 것에 따른 리퀘스트 캔슬 시스템의 실시예로, 기억 제어장치(MCU)의 실시예의 기본 부분을 도시하였다. 제4도에 도시된 MCU 102A는 MCU 102를 대신하여 제1도에 도시된 바와 같은 처리 방식에 사용된다. 제4도에서, 제2도에 상응하는 부분과 기본적으로 동일한 부분은 동일한 참고 번호를 부여하였고 그에 대한 설명을 생략하였다.
우선, 본 실시예의 동작 원리에 대해서 간략한 기술을 하겠다. 뱅크 비지 플래그 21로부터 읽혀진 뱅크비지 플래그가 2차 액세스 요구에 의해 지정된 뱅크가 비사용중임을 표시할 때, 비교기 41은 2차 액세스 요구에 의해 지정된 뱅크가 1차 액세스 요구에 의해 지정된 뱅크와 일치하는지 일치하지 않는지를 결정하기 위해 1차 및 2차 액세스 요구 어드레스에 대한 소정의 낮은 비트를 비교한다. 캘슬 제어기 45는 비교기 41이 2차 액세스 요구에 의해 지정된 뱅크가 1차 액세스요구에 의해 지정된 뱅크와 일치되었다고 결정할 때, 2차 액세스 요구의 내용을 캔슬한다. 그 결과, 2차 액세스 요구의 내용은 파이프 라인 PL과 MSU 103에 공급되는 것이 방지된다.
따라서, 동일 뱅크가 1차 및 2차 액세스 요구에 의해 지정되고 제5(b)도에서 한 주기 PR0j동안 뱅크 비지 플래그 그룹 21로부터 읽혀진 뱅크 비지 플래그가 뱅크의 비사용중임을 나타낸더라도 1차 및 2차 액세스 요구에 의해 동일한 뱅크가 지정된 다음 한 주기 PRj동안에 검출될 때 2차 액세스 요구의 내용은 캔슬된다. 따라서, 뱅크 비지 상태를 검색하기 위해 요구되는 시간이 MCU 102의 한 기계 주기내에 있다는 것을 보증하는 것이 가능하다.
그 다음, 이 실시예에 대한 보다 상세한 기술을 하겠다.
우선, 제5(a)도에 도시된 CPU 101i의 한 주기 PR0i에 대해 기술을 하겠다. 편의상 1차 액세스 CPU 101i에 의해 요구되며, 다음 2차 액세스는 CPU 101j에 의해 요구되는 것으로 가정한다. 그리고, 동일한 뱅크는 1차 및 2차 액세스 요구에 의해 지정된 것으로 가정한다. 주기 PR0i에서, 1차 액세스 요구가 MCU 102에 의해 수신될 때, 1차 액세스 요구의 어드레스는 인터페이스 레지스터 22-1에 저장되고, 요구 동작 코드와 실제 요구 신호 및 1차 액세스 요구와 같은 것은 인터페이스 레지스터 23-1에 저장된다. 인터페이스 레지스터 22-1에 저장되어 있는 어드레스의 소정된 낮은 N비트는 디코더 24-1에 의해 복호화되고, 복호화된 어드레스는 선택기 25에 공급된다. 이 부호화된 어드레스는 MSU 103의 뱅크를 지정한다. 선택기 25는 복호화된 어드레스에 의해 지정된 뱅크와 대응하는 비지 플래그를 출력하며, 이 비지 플래그는 인터페이스 레지스터 22-1에 저장되어 있는 어드레스의 소정된 낮은 비트를 수신하는 검색부 26-1로 공급된다. 비지 플래그는 지정된 뱅크가 사용중인지 아닌지를 표시한다.
이 경우에, 편의상 지정된 뱅크가 비사용중이고, 검색부 26-1이 사용중인 뱅크인 어드레스와 1차 액세스 리퀘스트의 어드레스가 일치하지 않는다는 것을 나타내는 신호를 AND 회로 271에 공급하는 것으로 가정한다. AND 회로 271의 출력신호는 선택기 29를 제어하는 선행 제어기 28에 공급된다. 선행 제어기 28은 선택기 29가 AND 회로 27-1로부터의 신호에 근거하여, 요구동작 코드, 요구 유효 신호와 인터페이스 레지스터 23-1에 저장되어 있는 그밖의 같은 것을 선별적으로 출력하는 것을 허용할 것인지 아닌지를 판별한다.
제5(a)도에 도시된 CPU 101i의 PR0i주기에서, 선택기 29는 선행 제어기 28로부터의 제어신호에 응답하는 인터페이스 레지스터 23-1로부터 요구동작코드, 요구유효신호등을 선택적으로 출력한다. 그러므로, 1차 액세스 요구의 요구동작 코드는 PR1 레지스터 30에 저장된다. 더우기, 선행 제어기 28은 PR' 레지스터 31에 어드레스 선택 신호를 세트한다. PR1 레지스터 30의 출력은 MSU 인터페이스 레지스터 39에 공급된다.
그 다음, 제5(a)도에 도시된 CPU 101i의 한 주기 PR1i에서, PR1 레지스터 30에 저장되어 있는 1차 액세스 요구의 요구 동작 코드는 P1 레지스터 32-1에 세트되고, PR1' 레지스터 31에 저장된 어드레스 선택 신호는 PR1 레지스터 30에 있는 1차 액세스 요구 내용의 세팅에 대해 응답하여 P1' 레지스터 34에 선택된 1차 액세스 요구 어드레스의 보다 낮은 N비트를 세트하고 주기 PR1i동안 PR1' 레지스터 31에 있는 1차 액세스 요구의 어드레스 선택 신호를 세팅하기 위해서 선택기 33에 공급된다. 선택기 33은 인터페이스 레지스터 22-1에 저장된 어드레스의 소정된 낮은 N비트를 선택적으로 출력한다. 선택기 33으로부터 소정의 낮은 N비트 출력은 P1' 레지스터 34에 세트된다. 동시에 주기 PR1i는 제5(b)도에 도시된 CPU 101j의 한 주기에 대응하고, 어드레스 및 요구 동작 코드, 요구 유효 신호와 CPU 101j에 의한 2차 액세스 요구등은 인터페이스 레지스터 22-2와 23-2에 각기 저장된다. 그러나, 이 시점에서, 1차 액세스 요구의 어드레스에 상응하는 뱅크 비지 플래그는 2차 액세스 요구의 어드레스에 의해 지정된 뱅크가 사용중임을 표시하기 위해 빙크 비지 플래그에 아직 세트되지 않는다. 이러한 이유로, 상기 언급된 1차 액세스 요구의 경우와 유사하게, 검색부 26-2는 2차 액세스 요구의 어드레스가 사용중인 뱅크의 어드레스와 일치하지 않음을 나타내는 신호를 AND 회로 272에 공급한다. AND 회로 272의 출력신호는 선행 제어기 28에 공급된다. 선택기 29는 인터페이스 레지스터 23-2에 저장된 요구 유효 신호와 요구 동작 코드등을 수신하며, 선행 제어기 28로부터 제어 신호에 응답하는 요구 동작 코드를 선택적으로 출력한다. 그러므로, 2차 액세스 요구의 요구 동작 코드는 PR1 레지스터 30에 저장된다. 더우기, 선행 제어기 28은 PR1' 레지스터 31에 선택 신호를 세트한다.
주기 P1i에서, P1 레지스터 32-1에 있는 1차 액세스 요구 내용의 세팅과 주기 P1i동안 P1' 레지스터 34에 있는 1차 액세스 요구의 낮은 N비트의 세팅에 반응하여 P1 레지스터 32-1에 저장된 1차 액세스 요구의 요구 동작 코드는 P2 레지스터 32-2에 세트된다. P1' 레지스터 34에 저장된 1차 액세스 요구의 낮은 N비트는 비교기 41에 공급되며, 2차 액세스 요구의 낮은 N비트는 선택기 33에서 PR1' 레지스터 31로부터 읽혀지는 어드레스 선택 신호에 반응하는 비교기 41에 선택적으로 공급된다. 이 경우에, 1차,2차 액세스 요구는 동잃한 뱅크를 지정한다. 이러한 이유로, 비교기 41은 지정된 뱅크기 동일함을 표시하는 동시 발생 신호를 출력한다. 그리고, 이 동시 발생 신호는 인버터 42와 리퀘스트 캔슬 제어기 45에 공급된다.
리퀘스트 캔슬 제어기 45가 동시 발생 신호를 수신할 때, 리퀘스트 캔슬 제어기 45는 2차 액세스 요구의 내용을 캔슬하기 위해서 AND 회로 46에 저준위 캔슬 명령 신호를 공급한다. 즉, PR1 레지스터 30에 저장 되어 있는 두번째 액세스 요구의 내용은 AND 회로 46에 의해 차단되며, P1 레지스터 32-1에 세트되는 것이 방지된다. 한편, 인버터 42는 동시 발생신호를 동시 비 발생신호(non-coincidence signal)로 변환하며, AND 회로 43을 경유해서 대응되는 뱅크에 관해 뱅크 비지 플래그 그룹 21에 뱅크 비지 플래그를 세트한다. 따라서, 선택기 25는 뱅크가 사용중임을 나타내는 세트 비지 플래그를 출력한다.
그러므로, 주기 P1j내에서 그리고 그 이후 사용중인 뱅크에 액세스하는 것은 가능하지 않다.
한주기 P2i는 제5(b)도에 도시된 CPU 101i의 한 주기 P1j에 대응된다. 제5(b)도에서 ″X″로 표시된 2차 액세스 요구는 주기 P1j로부터 시작하여 캔슬된다.
제5(a)도 내지 5(d)도는 동일한 뱅크가 1차 및 2차 액세스 요구에 의해 지정될 때, 제4도에 도시된 MCU 102A의 일반적인 동작 타이밍을 설명하기 위한 시간 도표이다. 제5(a)도에 도시된 CPU 101i의 주기 P1i(제5(b)도에 도시된 CPU 101i의 주기 PR1j)동안, 비교기 41은 CPU 101i에 의해 발생되는 1차 액세스 요구 어드레스의 낮은 N비트를 CPU 101j에 의해 발생되는 2차 액세스 요구 어드레스의 낮은 N비트와 비교한다. 두개의 비교된 어드레스가 동시 발생할 때, 리퀘스트 캔슬 제어기 45는 제5(b)도에서 ″X″로 표시된 것처럼, P1 레지스터 32-1에서 2차 액세스 요구 내용의 세팅을 캔슬한다. 제5(c)도는 세트 뱅크 비지 플래그가 뱅크의 사용 상태를 표시하기 위한 출력을 할 때의 시간이며, 제5(d)도는 캔슬 명령 신호가 리퀘스트 캔슬 제어기 45로부터 출력될 때의 시간이다.
그 다음, 제6(a)도 내지 제6(n)도를 참고로하여 MCU 102A의 동작이 설명된다. 제6(a)도는 어드레스를 포함하는 요구 내용과 1차 액세스 요구의 요구 동작 코드가 CPU 101i로부터 인터페이스 레지스터 22-1과 23-1에 세트되는 타이밍을 나타낸다. 제6(b)도는 어드레스를 포함하는 요구 내용과 2차 액세스 요구의 요구동작 코드가 CPU 101j로부터 인터페이스 레지스터 22-2와 23-2에 세트되는 타이밍을 나타낸다.
제6(b)도에 도시된 타이밍은 제6(a)도에 도시된 타이밍 보다 한 주기 지연된다.
전에 기술된 것과 같이 1차 액세스 요구에 의해 지정된 뱅크는 비사용중인 것으로 가정한다. 그러나, 2차 액세스 요구에 의해 지정된 뱅크는 제6(c)도에 도시된 주기 P1i로서 사용중이다. 제6(d)도는 검색부 26-1이 뱅크의 비 사용상태(non-busy state)를 검출하는 타이밍을 나타낸다. 그리고, 제6(e)도에 검색부 26-2가 뱅크의 비사용 상태를 검출하는 타이밍을 나타낸다. 제6(e)도에 도시한 바와 같이, 검색부 26-2는 주기 PR0i와 PR1i동안 단지 뱅크의 비사용 상태를 검출한다. 제6(f)도에서, PR1i, P1註P2L기 1차 액세스 요구의 내용이 PR1 레지스터 30, P1 레지스터 32-1 및 P2 레지스터 32-2에 연속적으로 전송되는 타이밍을 나타낸다. 유사하게, 제6(g)도에서, PR1j는 2차 액세스 요구의 내용이 PR1 레지스터 30에 전송되는 타이밍을 나타낸다. 제6(g)도에서는 2차 액세스 요구의 내용이 캔슬되고, PR1 레지스터 30 다음으로 전송되지 않는 타이밍을 나타낸다.
제6(h)도에서, I0 및 I1은 PR1' 레지스터 31로부터 어드레스 선택 신호에 의해 1차 및 2차 액세스 요구의 어드레스가 선택되는 타이밍을 각각 나타낸다. 제6(i)도에서, I0 및 I1은 각기 인터페이스 레지스터 22-1 및 22-2로부터의 어드레스가 선택기 33으로부터 선택적으로 출력되는 타이밍을 나타낸다. 제6(j)도에서, I0 및 I1은 각기 1차 및 2차 액세스 요구의 어드레스가 P1' 레지스터 34에 세트되는 타이밍을 나타낸다.
제6(k)도는 비교기 41이 동시 발생 신호를 출력하는 타이밍을 나타낸다. 제6(l)도는 리퀘스트 캔슬 제어기 45가 캔슬 명령 신호룰 출력하는 타이밈을 나타낸다. 제6(l)도에 도시된 이 타이밍 동안, 리퀘스트 캔슬 제어기 45는 제6(k)도에 도시된 타이밍을 갖는 비교기 41로부터 수신되는 동시 발생신호에 응답하여 P1 레지스터 32-1로의 2차 액세스 요구의 요구 내용의 세팅을 캔슬한다.
제6(m)도는 1차 액세스 요구의 요구 내용만이 PR1 레지스터 30으로부터 MSU 103애 전송할 MSU 인터페이스 레지스터 39에 세트되는 타이밍을 나타낸다.
제6(n)도는 1차 액세스 요구에 의해 지정된 뱅크에 상응하는 뱅크 비지 플래그가 뱅크 비지 플래그 그룹 21에 세트되는 타이밍을 나타낸다.
더우기, 본 발명은 이들 실시예에 한정되지 않고, 다양한 변화와 수정은 본 발명의 범위로부터 벗어나지 않을 것이다.

Claims (9)

  1. 다수의 뱅크를 갖는 주기억 장치(103), 기록제어 장치(102A) 및 기록제어 장치를 통한 주기억 장치의 뱅크로 접근하는 다수의 액세스 장치(101i-101n)로 구성되는 처리 시스템에 적용되는 리퀘스트 캔슬 시스템에 있어서, 상기 리퀘스트 캔슬 시스템의 상응되는 뱅크의 하나가 사용중일 때 뱅크 비지 플래그의 각각이 세트되고 주기억 장치의 각 뱅크에 상응하는 뱅크 비지 플래그를 저장하기 위한 뱅크 비지 플래그 그룹수단(21), 어드레스와 액세스 장치로부터 액세스 리퀘스트의 내용을 저장하기 위한 레지스터 수단(22-1, 22-2, 23-1, 23-1) 및 임의의 액세스 장치로부터의 액세스 리퀘스트의 어드레스에 의해 지정된 뱅크가 사용중인지 아닌지를 상기 뱅크 비지 플래그 그룹 수단으로부터의 상응되는 뱅크 비지 플래그를 읽음으로써 검출하기 위한 검색 수단(26-1,26-2)으로 구성되며, 상기 검색 수단(26-1,26-2)이 2차 액세스 리퀘스트의 어드레스가 비사용중임에 의해 지정된 뱅크와 동시 발생하는 1,2차 액세스 리퀘스트의 어드레스를 검출할 때 동시 발생 신호를 출력하고, 1차 액세스 리퀘스트의 어드레스와 1차 액세스 리퀘스트 직후에 수신되는 2차 액세스 리퀘스트의 어드레스를 비교하기 위한 비교기 수단(41)과 상기 비교기 수단으로부터의 동시 발생 신호에 응답하는 2차 액세스 리퀘스트를 삭제하기 위한 리퀘스트 캔슬 제어기 수단(45)등이 제공되는 것을 특징으로 하는 리퀘스트 캔슬 시스템.
  2. 청구범위 제1항에 있어서, 상기 리퀘스트 캔슬 제어 수단(45)은 상기 레지스터 수단(22-1,22-2,23-1,23-2)로부터 주기억 장치(103)에 공급되는 것으로부터 2차 액세스 요구의 내용을 공지함으로써 2차 액세스 요구를 캔슬하는 것을 특징으로하는 리퀘스트 캔슬 시스템.
  3. 청구범위 제2항에 있어서, 1차 액세스 요구의 내용이 상기 레지스터 수단(22-1,22-2,23-1,23-2)에서 주기억 장치(103)으로 공급되는 한 주기동안, 상기 리퀘스트 캔슬 제어 수단(45)가 2차 액세스 요구를 캔슬하는 것을 특징으로 하는 리퀘스트 캔슬 시스템.
  4. 청구범위 제1항에 잇어서, 처리 시스템에 기억제어 장치(102A)에 연결된 파이프 라인(PL)을 좀 더 포함하고 상기 리퀘스트 캔슬 제어 수단(45)은 상기 레지스터 수단(22-1,22-2,23-1,23-2)로부터 주기억 장치(103) 및 파이프 라인(PL)에 공급되어지는 것으로부터 2차 액세스 요구의 내용을 공지함으로써 2차 액세스 요구를 캔슬하는 것을 특징으로하는 리퀘스트 캔슬 시스템.
  5. 청구범위 제4항에 잇어서, 1차 액세스 요구의 내용이 상기 레지스터 수단(22-1,22-2,23-1,23-2)로부터 주기억방치(102A) 및 파이프 라인(PL)에 공급되는 한 주기 동안, 상기 리퀘스트 캔슬 제어 수단(45)가 2차 액세스 요구를 캔슬하는 것을 특징으로하는 리퀘스트 캔슬 시스템.
  6. 청구범위 제1항 내지 제5항의 어느 한 항에 있어서, 상기 뱅크 비지 플래그 그룹 수단(21), 상기 레지스터 수단(22-1,22-2,23-1,23-2), 상기 검색 수단(26-1,26-2), 상기 비교기 수단(41) 및 상기 리퀘스트 캔슬 제어 수단(45)가 각기 기억제어 장치(102A)에 공급되는 것을 특징으로하는 리퀘스트 캔슬 시스템.
  7. 청구범위 제1항에 있어서, 상기 비교기 수단(41)로부터 수신되는 동시 발생신호에 응답하는 2차 액세스 요구의 어드레스에 의해 지정된 뱅크에 관해 상기 뱅크 비지 플래그 그룹 수단(21)에 뱅크 비지 플래그를 세팅하기 위한 세팅 수단(42,43)이 좀더 공급되는 것을 특징으로하는 리퀘스트는 캔슬 시스템.
  8. 청구범위 제7항에 있어서, 1차 액세스 요구의 내용이 상기 레지스터 수단(22-1,22-2,23-1,23-2)에서 주기억 장치(103) 및 파이프 라인(PL)로 공급되어지는 한 주기 동안, 상기 세팅 수단(42,43)이 상기 뱅크 비지 플래그 그룹 수단(21)에 뱅크 비지 플래그를 세트하기 시작하는 것을 특징으로하는 리퀘스트 캔슬 시스템.
  9. 청구범위 제1항에 있어서, 상기 검색 수단(26-1,26-2)이 첫번째 한 주기 동안 비사용중인 2차 액세스 요구의 어드레스에 의해 지정된 뱅크를 검출하고 상기 비교기 수단(41)은 첫번째 주기 직후에 발생하는 두번째 주기동안 1차 및 2차 액세스 요구의 어드레스가 동시발생하는 동시발생 신호를 출력하며 상기 리퀘스트 캔슬 제어수단(45)가 두번째 주기 동안 2차 액세스 요구를 캔슬하는 것을 특징으로하는 리퀘스트 캔슬 시스템.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721871A (en) * 1996-02-09 1998-02-24 Motorola, Inc. Memory system ensuring coherency for memory buffers in a data communication system
US6789155B2 (en) * 2001-08-29 2004-09-07 Micron Technology, Inc. System and method for controlling multi-bank embedded DRAM

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58222361A (ja) * 1982-06-18 1983-12-24 Fujitsu Ltd デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式
JPS58225432A (ja) * 1982-06-24 1983-12-27 Toshiba Corp 要求バツフア装置
JPS6015771A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd ベクトルプロセッサ
JPS60120449A (ja) * 1983-12-01 1985-06-27 Fujitsu Ltd アクセス処理方式
JPS618785A (ja) * 1984-06-21 1986-01-16 Fujitsu Ltd 記憶装置アクセス制御方式
JPS61150059A (ja) * 1984-12-24 1986-07-08 Sony Corp デ−タ処理装置
US4745545A (en) * 1985-06-28 1988-05-17 Cray Research, Inc. Memory reference control in a multiprocessor
JPS62115571A (ja) * 1985-11-15 1987-05-27 Fujitsu Ltd ベクトルアクセス制御方式
JPS6356754A (ja) * 1986-08-28 1988-03-11 Toshiba Corp 入出力チヤネル
JPS63109566A (ja) * 1986-10-28 1988-05-14 Nec Corp 主記憶アクセス制御方式
US4802125A (en) * 1986-11-21 1989-01-31 Nec Corporation Memory access control apparatus
JPS63236153A (ja) * 1987-03-24 1988-10-03 Nec Corp 記憶装置
US4800535A (en) * 1987-04-28 1989-01-24 Aptec Computer Systems, Inc. Interleaved memory addressing system and method using a parity signal
EP0551932B1 (en) * 1987-06-05 1998-07-15 Mitsubishi Denki Kabushiki Kaisha Digital signal processor processing multi-point conditional branch operations in a pipeline mode
US5214769A (en) * 1987-12-24 1993-05-25 Fujitsu Limited Multiprocessor control system
US5060145A (en) * 1989-09-06 1991-10-22 Unisys Corporation Memory access system for pipelined data paths to and from storage

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