JPH0285960A

JPH0285960A - 情報処理システム

Info

Publication number: JPH0285960A
Application number: JP63236565A
Authority: JP
Inventors: Hiroyuki Nishimura; 西村　弘行
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-09-22
Filing date: 1988-09-22
Publication date: 1990-03-27
Anticipated expiration: 2016-09-04
Also published as: JP3205989B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はベクトル演算処理及びスカラ演算処理を制御実
行する情報処理システムに関するもので、特に主記憶装
置を共用し、キャッシュメモリを持つ並列処理装置に於
けるベクトルデータストア処理中のスカラデータロード
処理を効率良く行う為のキャッシュ一致処理制御方式に
関するものである。

〔従来の技術〕

キャッシュメモリ回路を持つスカラ演算処理装置と主記
憶装置に対して複数個のインターフェースを持ち、複数
のベクトル要素データを同時にアクセスすることの出来
る並列ベクトル演算処理装置とを有する情報処理システ
ムにおいて、ベクトル演算処理装置が行なうベクトル要
素の主記憶装置に対するストア動作に対応して、スカラ
演算処理装置で持っているキャッシュメモリ回路の内容
を保証する為に、ベクトルストアアドレスをタグ記憶回
路に襟り、キャッシュメモリ回路にベクトルストアアド
レスに対応したデータが登録されているか否かをチェッ
クし、登録されていればタグ記憶回路に登録されている
該当アドレスを無効化する無効化回路を持たせる方式は
、従来から知られている。

一般には、この無効化動作は、実際の主記憶装置へのベ
クトル要素ストア動作とは独立に行なわれ、且つ無効化
動作の処理効率を向上させる為、複数個の無効化回路を
持たせる方法等も知られている。

然し乍ら、主記憶装置を共用する並列処理装置構成にお
いては、他情報処理装置から主記憶装置に対してベクト
ルストア動作が行われると、自情報処理装置が持ってい
るキャッシュメモリ回路のデータと主記憶装置とのデー
タの一致性を保証する為に、他の情報処理装置から主記
憶装置へのベクトルストアアドレスを受けとって自情報
処理装置のキャッシュメモリ回路に該当するアドレスの
データが登録されているか否かをチェックするキャッシ
ュ無効化処理が必要である。

従来、この種の処理は、シーケンシャルに行なっている
為、他情報処理装置のベクトルストア動作に対するキャ
ッシュ無効化処理が終了するのを持って、自情報処理装
置のキャッシュメモリ回路に対するスカラロード命令を
実行している。

〔発明が解決しようとする課題〕

上述した従来の方式では、自情報処理装置又は他情報処
理装置からのベクトルストア命令の後続のスカラロード
命令は、たとえ自処理装置のバッファメモリ回路に要求
しているスカラデータが存在している場合も、バッファ
メモリ回路のデータ保証が終了する迄実行を中断してい
る為、スカラロード命令の高速化が行えないという欠点
があった。

〔課題を解決するための手段〕

本発明の情報処理システムの１つは、主記憶装置と、該
主記憶装置を共用する複数の情報処理装置からなる情報
処理システムにおいて、該主記憶装置との間でデータの
送受信パスを持ち、該主記憶装置に記憶されたベクトル
要素デ−夕をアクセスするベクトル演算処理手段と、前
記主記憶装置との間でデータの送受信パスを持つスカラ
演算処理手段と、プログラム命令に従って前記ベクトル演算処理手段また
は前記スカラ演算処理手段に対してベクトルデータまた
はスカラデータのロード／ストア動作指令を出す指令手
段と、前記主記憶装置との間でデータ送受信パスを持ち、該主
記憶装置とのデータの一部の写しを記憶するバッファメ
モリ手段と、該バッファメモリ手段の格納ブロックデータに対応する
前記主記憶装置のブロックアドレス情報を該ブロックア
ドレス情報の有効／無効を表示するバリッドビットと共
に登録するタグ記憶手段と、該タグ記憶手段にブロック
アドレス情報の新規登録または登録アドレスの無効化処
理を制御するタグ制御手段と、前記指令手段からのベクトルデータストア動作指令に応
答し、該ベクトルデータストア動作指令に伴なって発生
される複数のベクトル要素に対する夫々のストアアドレ
スが前記タグ記憶手段に登録されているか否かをチェッ
クし、登録されている場合には前記タグ制御手段に登録
アドレスの無効化を指示するタグ無効化指示手段と、前
記ベクトルストア動作指令に対応して、前記主記憶装置
上のストア開始アドレスとストア終了アドレスをアドレ
ス領域として出力するベクトルストアアドレス手段と、該ベクトルストアアドレス手段の出力を前記複数の情報
処理装置にベクトルストア処理中か否かを有効／無効表
示ビットと共に出力するアドレス領域出力手段と、前記複数の情報処理装置からのベクトルストアアドレス
手段の出力を夫々の有効／無効表示ビットと共に受信す
るアドレス領域受信手段と、前記ベクトルデータストア
動作指令に応答して、前記タグ登録無効化指示手段が動
作を完了し、前記有効／無効表示ビットをオフにする前
か、または前記複数の情報処理装置から夫々の有効／無
効表示ビットがオフになる前に、前記指令手段から後続
のスカラデータロード動作指令を受けとると、該スカラ
データロード動作指令に伴なって受けとられるスカラデ
ータロードアドレスが前記ベクトルストアアドレス手段
で示されるアドレス領域内に入っているか否か、また前
記アドレス領域受信手段で示される他情報処理装置から
の前記主記憶装置に対するベクトルストア動作中有効ビ
ットがオンになっているアドレス領域内にあるか否かを
チェックし、領域内にあれば領域内検出信号を出力する
領域検出手段と、前記指令手段からのスカラデータロード動作指令を処理
中に、前記領域検出手段から前記領域内検出信号が出力
されると、該領域内検出信号に応答して、前記タグ記憶
手段の登録内容を全て無効化処理すると共に、前記アド
レス領域受信手段内の有効／無効表示ビットをオフにし
、かつ前記無効化指示手段の動作をキャンセルする無効
化手段とを有する。

本発明の情報処理システムの他の１つは、主記憶装置と
、該主記憶装置を共用する複数の情報処理装置からなる
情報処理システムにおいて、該主記憶装置との間でデー
タの送受信パスを持ち、該主記憶装置に記憶されたベク
トル要素データをアクセスするベクトル演算処理手段と
、前記主記憶装置との間でデータの送受信パスを持つス
カラ演算処理手段と、プログラム命令に従って前記ベクトル演算処理手段また
はスカラ演算処理手段に対してベクトルデータまたはス
カラデータのロード／ストア動作指令を出す指令手段と
、前記主記憶装置との間でデータ送受信パスを持ち、該主
記憶装置のデータの一部の写しを記憶するバッファメモ
リ手段と、該バッファメモリ手段の格納ブロックデータに対応する
前−肥土記憶装置のブロックアドレス情報を該ブロック
アドレス情報の有効／無効を表示するバリッドビットと
共に登録するタグ記憶手段と、該タグ記憶手□段にブロ
ックアドレス情報の新規登録または登録アドレスの無効
化処理を制御するタグ制御子はと、前記指令手段からのベクトルデータストア動作指令に応
答し、該ベクトルデータストア動作指令に伴なって発生
される複数のベクトル要素データの夫々のデータに対す
る前記主記憶装置上のストアアドレスが前記タグ記憶手
段に登録されているか否かをチェックし、登録されてい
る場合には前記タグ制御手段に登録アドレスの無効化を
指示するタグ無効化指示手段と、前記ベクトルストア動作指令に対応する前記主記憶装置
上のストア開始アドレスとストア終了アドレスをアドレ
ス領域として出力し、かつ複数のベクトル要素データに
対して各データをストアする毎に対応して前記アドレス
領域の１１１を減少させるように動作するベクトルスト
アアドレス手段と、該ベクトルストアアドレス手段の出
力及びベクトルストア処理中か否かを示すストア処理表
示ビットを前記複数の情報処理装置に送出するアドレス
領域出力手段と、前記複数の情報処理装置から夫々送出されるアドレス領
域出力手段の出力を受信する複数のアドレス領域受信手
段と、前記ベクトルデータストア動作指令に応答して、前記タ
グ登録無効化指示手段が動作を完了し、前記ストア処理
表示ビットをオフにする以前に、または前記複数の情報
処理装置から送られてくる前記ストア処理表示ビットが
全てオフになる以前に、前記指令手段から後続のスカラ
データロード動作指令を受けとると、該スカラデータロ
ード動作指令に伴なって受けとられるスカラデータロー
ドアドレスが前記ベクトルストアアドレス手段で示され
るアドレス領域内にあるが否が、また前記複数のアドレ
ス領域受信手段で示される他情報処理装置の前記主記憶
装置に対するストア処理表示ビットがオンになっている
場合、対応する他情報処理装置から送られて来ているア
ドレス領域内に前記スカラデータロードアドレスが入っ
ているが否かをチェックし、領域内に入っていれば領域
内検出信号を出力する領域検出手段と、前記指令手段からのスカラデータロード動作指令を処理
中仁、前・記領域検出手段がらの前２ｃ！領域内検出信
号を受けとると、該領域内検出信号に応答して、前記タ
グ記憶手段の登録内容を全て無効化処理すると共に、前
記アドレス領域受信手段内の有効／無効表示ビットをオ
フにし、かつ前記無効化指示手段の動作をキャンセルす
る無効化手段とを有する。

〔実施例〕

次に本発明について図面を参照しながら詳細に説明する
。

まず、第１図を用いて、本発明の第１の実施例について
説明を行う。

本実施例では説明を簡単にする為に、２台の情報処理装
置１．２が１台の主記憶装置５を共用するケースについ
て説明する。

情報処理装置２に於いて、指令回路３がらベクトルデー
タストア指令がパス１０１を介してベクトル演算処理装
置１４及びタグ登録無効化回路１１に送られると、ベク
トル演算処理装置１４はパス１０２を介して主記憶装置
５に対してベクトルストア動作を実行する。ベクトルス
トアアドレス領域レジスタ回路７では、パス１１５を介
してタグ登録無効化回路１１がら送られて（るベクトル
ストアの開始アドレス（Ｂ）及びベクトル要素間距離（
Ｄ）及びベクトルストアの要素数（Ｅ）の情報から、ベ
クトルストア開始アドレス（Ｂ）と終了アドレス−（Ｂ
）±（Ｄ）Ｘ　（Ｅ）を計算し結果を保持する。ここで
、式の士は、ストアデータが上アドレス方向が下アドレ
ス方向かを示す。

また、タグ登録無効化回路１１では、パス１０１を介し
て送られてくるベクトルストア情報からベクトルストア
アドレス（Ｂ）、（Ｂ±Ｄ）、（Ｂ±２Ｄ）、・・・（
Ｂ＋ＥＸ［））を作成し、キャッシュ制御回路６にパス
１１７を介して図示していないがキャッシュ無効化リク
エストと共に送られる。

スカラロード指令を受けとると、偵域検出回路１２では
、−緒に送られてくるスカラロードアドレスをベクトル
ストアアドレス領域レジスタ回路７の出力１０５及び他
情報処理装置１がらパス１２０を介して送られてくる他
情報処理装置のベクトルストア動作に対応したベクトル
ストア領域アドレスを保持する領域アドレス受信回路１
５の出力１１９を比較し、スカラロードアドレスがベク
トルストアアドレス領域内に入っているか否かが比較さ
れ、領域内に入っていると、領域内検出信号がパス１０
７を介して無効化回路１９に送られ、該無効化回路１９
の出力によりタグ登録無効化回路１１の処理をキャンセ
ルし、かつタグ制御回路９を制御し、タグ記憶回路８の
全てのタグを無効化する。

一方、キャッシュ制御回路６では、対応するスカラロー
ド指令が前記動作によりキャッシュミスヒツトとなり、
直接主記憶装置５にパス１１８を介して送出される。ス
カラロード指令に対する主記憶装置５からのりプライデ
ータは、パス１１１を介してキャッシュメモリ１０に登
録され、かつスカラ演算処理回路１３にも返される。領
域内検出信号が出なければ、まず、スカラロードアドレ
スがタグ記憶回路８に登録されているか否かを調べ、登
録されていれば、キャッシュメモリ１０から読み出され
たスカラデータがパス１１３を介してスカラ演算処理回
路１３に送られる。また、タグ記憶回路８にスカラロー
ドアドレスが登録されていなければ、パス１１１を介し
て主記憶装置５からスカラロードアドレスデータを含む
ブロックデータがキャッシュメモリ１０に登録され、タ
グ記憶回路８にもスカラロードアドレスを含むブロック
アドレスがタグ制御回路９の指示により登録され、キャ
ッシュメモリ１０から再びスカラロードデータを読み出
し、スカラ演算処理回路１３にロードデータが送られる
。

以上の動作が第１の実施例による具体例の説明である。

次に第２図を参照して、タグ記憶回路８及びタグ登録無
効化指示回路１１について、さらに詳しく説明する。

指令回路３からベクトルストア指令がパス１０１を介し
てタグ登録無効化回路１１に送出されると、−緒に送ら
れるベクトルストアの開始アドレス（Ｂ）及びベクトル
要素間距Ｍ　（Ｄ　）及びベクトルストアのう素数、（
Ｅ）が、それぞれ開始アドレス２０１、ベクトル要素間
距離レジスタ２０２、要素数レジスタ２０３にセットさ
れる。

開始アドレスレジスタ２０１の出力は、切替回路２０４
を介して加算器入力レジスタ２０５に送られ、ベクトル
要素間距離レジスタ２．０２の出力は、加算器２０６に
送られる。加算器２０６は、加算器人力レジスタ２０５
の出力とベクトル要素間レジスタ２０２の出力を加算し
、結果は切替回路２０４とベクトルストアアドレスレジ
スタ２０７に送られる。

ベクトルストアアドレスレジスタ２０７の出力は、加算
器２０６の結果がセットされる毎に、パス１１７を介し
てキャッシュ制御回路６にキャッシュ無効化リクエスト
として送られ。タグ検索アドレスレジスタ５０２に切替
回路５０１を介してセットされる。

また、ベクトルストアアドレスレジスタ２０７には、ベ
クトルストアアドレスが要素数（Ｅ）回数だけセットさ
れ、キャッシュ制御回路６に（Ｅ）回ベクトルストアア
ドレスとして転送される。

ここで、切替回路５０１の切替制御は、本実施例では詳
しく示していないが、スカラロードストアリクエストが
パス５０５を介してスカラリクエストレジスタ５００か
ら送られてくるタイミングと、パス１１７を介してベク
トルストアアドレスレジスタ２０７からキャッシュ無効
化リクエストが送られてくるタイミングが一致した場合
には、スカシロード／ストアリクエストを優先して処理
するものとし、その間タグ登録無効化回路１１の処理は
中断する必要があるが、これらの制御は一般的に考えら
れるリクエスト競合制御方式を通用すればよく、本発明
とは直接関係しないので、詳細な説明は省略する。

タグ登録無効化回路１１に於いては、ベクトルストアア
ドレスの作成及び転送は、要素数レジスタ２０３の出力
を減算器２０９を通して、ベクトルストアアドレス制御
回路２１１で零が検出される迄実行される。一方、第１
図で説明した様に、無効化回路１９からの制御信号１２
１により減算結果レジスタがリセットされると、ベクト
ルストアアドレス制御回路２１１で零が検出され、タグ
登録無効化回路１１の動作は強制終了させられる。

タグ検索アドレスレジスタ５０２にベクトルストアアド
レスがセットされると、該アドレスの下位ブロック内ア
ドレス部がパス１１０を介してタグメモリ３０１とタグ
Ｖビットメモリ３０５に送られ、該当するブロックアド
レス及びＶビットが読み出され、比較回路４０１，４０
２ＡＮＤ／ＮＡＮＤゲート４０３，４０４に送られる。

本実施例では、バッファメモリは２コンパートメント（
レベル）を考えている。

比較回路４０１．４０２では、タグメモリ回路３０１の
出力とタグ検索アドレスレジスタ５０２の上位ブロック
アドレス情報とが比較され、比較結果がＡＮＤ／ＮＡＮ
Ｄゲート４０３，４０４でタグＶビットメモリ回路３０
５の出力とレベル毎に夫々ＡＮＤ条件がとられる。比較
回路４０１または４０２で比較一致がとれ、且つ該当プ
ロ・ツクアドレスの有効性を表示するタグＶビットメモ
リ回路３０５の出力がオン状態であれば、両レベルの一
致信号のＯＲがＮＡＮＤゲート４０５てとられ、ヒツト
信号がヒツト表示フラグ４０７にセットされ、その時の
ヒツトレベルが０レベル系であればレベル〇一致フラグ
４０８がセットされる。

ヒツト表示フラグ４０７がセットされると、タグ検索ア
ドレスレジスタ５０２の下位ブロック内アドレス情報が
無効化アドレスレジスタ４０６にセットされ、出力はタ
グ記憶回路８に送られる。

ヒツト表示フラグ４０７の出力は、ＡＮＤゲート４０９
でキャッシュ制御回路６のキキッシュタイミング制御部
５０３からのタイミンク信号５０６とＡＮＤ条件をとり
、タグ記憶回路８の中のタグＶビットメモリ３０５のＶ
ビットをＯにセットする為の書込人力は、０”レベル信
号３０３の出力が切替回路３０４で選択される。

一方、無効化回路１９からの制御信号１２１が全タグ無
効化アドレス回路４１１に入力される。

該出力は、切替回路４１２を介してタグＶビットメモリ
３０５に送られ、全タグピットがクリアされる。

以上がタグ記憶回路８のベクトルストアアドレスの無効
化処理方法の説明である。

次に、ベクトルストアアドレス領域レジスタ回路７、領
域検出回路１２、及び領域アドレス送、受信回路１５．
１６について第３図の１プロ・ツク図を参照して説明す
る。

情報処理装置２の指令回路３からのベクトルデータスト
ア指令が、タグ登録無効化回路１１経由でパス１１５を
介してベクトルストアアドレス領域レジスタ回路７に出
されると、−緒に送られるベクトルストアの開始アドレ
ス（Ｂ）、ベクトル要素間距離（Ｄ）、及びベクトルス
トアの要素数（Ｅ）が、それぞれ開始アドレスレジスタ
６００、ベクトル要素間距離レジスタ６０１、及び要素
数レジスタ６０２にセットされる。開始アドレスレジス
タ６００の出力は、加算器６０４とベクトルストア開始
アドレスレジスタ６０６に送られる。

要素間距離レジスタ６０１と要素数レジスタ６０２の出
力は、乗算器６０３に入力され、ＤＸＥの出力が加算器
６０４に入力され、加算器６０４からは、Ｂ＋ＤｘＥの
演算結果がベクトルストア終了アドレスレジスタ６０５
にセットされる。

これらの２つのレジスタ６０５，６０６の内容が有効な
のは、ベクトルストアアドレス制御回路２１１（第２図
）でベクトル残要素数が零を検出する迄の間である。即
ち、ベクトルデータストア指令に対するタグ登録無効化
処理実行中の間だけ、ベクトルストア開始アトレジスタ
６０６とベクトル終了アドレスレジスタ６０５の内容は
有効である。一方、レジスタ６０５，６０６の出力は、
ベクトルストア終了アドレス送信レジスタ６０つとベク
トルストア開始アドレス送信レジスタ６１０に送られる
が、この内容は情報処理装置２からの主記憶装置５に対
するベクトルストア動作が完了する迄、有効な内容を保
持している。

同様に、ベクトルストア終了アドレス受信レジスタ６０
７及びベクトルストア開始アドレス受信レジスタ６０８
′の内容は、情報処理装置１から主記憶装置５に対する
ベクトルストア動作が完了する迄、有効な値が保持され
る。

領域アドレス受信回路１５とベクトルストア終了アドレ
スレジスタ６０５、ベクトルストア開始アドレスレジス
タ５０６にある値がセットされ、有効な期間中にスカラ
データロード指令が指令回路３からキャッシュ制御回路
６に出されると、緒に転送されてくるスカラデータロー
ドアドレス情報がスカラリクエストレジスタ５００から
領域検出回路１２及びタグ検索アドレスレジスタ５０２
に送られる。

領域検出回路１２では、減算器７０２でベクトル終了ア
ドレスレジスタ６０５の出力からスカラロードアドレス
情報１１６が減算され、結果が正値であれば減算可能（
キャリーアウト）信号７０Ｇが出され、減算器７０３で
は逆にスカラロードアドレス情報１１６からベクトルス
トア開始アドレスレジスタ６０６の出力を減算し、同様
に結果が正値であれば減算可能（キャリーアウト）信号
７０７が出力される。即ち、信号７０６と信号７０７が
ゲート７０９で条件がとられれば、スカラロードアドレ
スがベクトルストア開始アドレスとベクトルストア終了
アドレスの間に入っている事を意味する。

このケースでは、スカラデータロードアドレスとベクト
ルデータストアアドレスが一致する可能性があり、タグ
登録無効化処理が終了する前にキャッシュメモリ１０か
らスカラデータのロードを実行すると、ベクトルストア
で主記憶装置５の内容が変更されようとしているのにそ
の変更前のキャッシュメモリ１０の内容をロードしてし
まう結果となる。

そこで、上記ゲート７０９で条件がとられれば、無効化
回路１９に対して制御信号１０７を送り、すでに説明し
た様に、タグ登録無効化回路１１の処理をキャンセル、
かつタグ制御回路９を制御し、タグ記憶回路８の全ての
タグを無効化する。

一方、同様に、減算器７００，７０１を使って、領域ア
ドレス受信回路の内容とスカラロードアドの内容が比較
され、他の情報処理装置１の主記憶装置５に対するベク
トルストア領域内にスカラロードアドレろが入っている
かどうかが調べられ、領域内に入っていれば、キャッシ
ュメモリ１０と主記憶装置５の内容の一致性がとれなく
なる可能性があるので、無効化回路１つに対して同様に
制御信号１０７が送出される。

この様に、複数の情報処理装置が共用する主記憶装置に
対して、ベクトルストア実行中に、後続のスカラロード
命令を中断することなく処理することが出来る。

第４図を参照すると、本発明の第２の実施例による情報
処理システムは、ベクトルストアアドレス領域回路２０
が付加されている点を除いて、第１図に示した第１の実
施例と同様の構成を有する。

従って、第１の実施例と同様の機能を有するものには同
一参照符号を付し、それらの説明については省略する。

スカラロード指令を受けると、領域検出回路１２では、
−緒に送られてくるスカラロードアドレスをベクトルス
トアアドレス領域回路２０の出力１２３及び他情報処理
装置１からパス１２０を介して送られてくる他情報処理
装置のベクトルストア動作に対応したベクトルストアア
ドレス領域アドレスを保持する領域アドレス受信回路１
５の出力１１９を比較し、スカラロードアドレスがベク
トルストアアドレス領域内に入っているか否かが比較さ
れ、領域内に入っていると、領域内検出信号がパス１０
７を介して無効化回路１９に送られ、該無効化回路１９
の出力によりタグ無効化回路１１の処理をキャンセルし
かつタグ制御回路９を制御し、タグ記憶回路８の全てを
無効化する。

次に、ベクトルストアアドレス領域レジスタ回路７、ベ
クトルストアアドレス領域回路２０、領域アドレス受信
回路１５及び領域検出回路１２について、第５図のブロ
ック図を参照して説明する。

情報処理装置２の指令回路３からのベクトルデータスト
ア指令が、タグ登録無効化回路１１経由でパス１１５を
介してベクトルストアアドレス領域レジスタ回路７に出
されると、−緒に送られるベクトルストア゛の開始アド
レス（Ｂ）、ベクトル要素間距離（Ｄ）、及びベクトル
ストアの要素数（Ｅ）が、それぞれ開始アドレスレジス
タ６００、ベクトル要素間距離レジスタ６０１、及び要
素数レジスタ６０２に夫々セットされる。開始アドレス
レジスタ６００の出力は、加算器６０４とベクトルスト
ア開始アドレスレジスタ６０６に送られる。要素間距離
レジスタ６０１と要素数レジスタ６０２の出力は、乗算
器６０３に入力され、ＤＸＥの出力が加算器６０４に入
力され、加算器６０４からはＢ＋ＤＸＥの演算結果がベ
クトルストア終了アドレスレジスタ６０５にセットされ
る。また、レジスタ６０５，６０５の出力は、ベクトル
ストアアドレス領域回路２０内のベクトルストア終了ア
ドレスレジスタ８０１とベクトルストアベースレジスタ
８０３に送られるが、レジスタ８０３の内容はタグ登録
無効化回路１１の無効化処理とベクトルデータの各要素
データのストア動作が行われる毎に、ベクトル要素間距
離レジスタ８０４の内容と加算器８０６で加算され、ベ
クトルストアベースアドレスレジスタ８１１にセットさ
れる。

即ち、レジスタ８０１とレジスタ８１１で示されるベク
トルストアアドレス領域は、無効化処理とベクトルデー
タの各要素データストア処理が実施される毎に狭められ
、これらの内容は、情報処理装置２からの主記憶装置５
に対するベクトルストア動作が完了する迄、有効な値を
示す。

一方、ベクトルストア終了アドレス受信レジスタ６０７
及びベクトルストア開始アドレス受信レジスタ６０８の
内容も、情報処理装置１から主記憶装置５に対してベク
トルストア動作が完了する迄有効な値を保持する。

領域アドレス受信回路１５と、ベクトルストア終了アド
レスレジスタ８０１、ベクトルストアベースアドレスレ
ジスタ８１１にある値がセットされ、有効な期間中にス
カラデータロード指令が指令回路３からキャッシュ制御
回路６に出されると、−緒に転送されてくるスカラデー
タロードアドレス情報がスカラリクエストレジスタ５０
０から領域検出回路１２及びタグ検索アドレスレジスタ
５０２に送られる。ベクトルストアアドレス領域回路２
０における要素数レジスタ８０５の内容は、減算器８０
βでべ、クトルストアアドレスレジスタ８１１の内容が
更新される毎に−１され、残要素レジスタ８０９に結果
がセットされ、減算制御回路８１０で零が検出される迄
、実行される。

領域検出回路１２では、減算器７０２でベクトル終了ア
ドレスレジスタ８０１の出力からスカラロードアドレス
情報１１６が減算され、結果が正値であれば減算可能（
キャリーアウト）信号７０Ｇが出され、減算器７０３で
は逆にスカラロードアドレス情報１１６からベクトルス
トアベースアドレスレジスタ８１１の内容を減算し、同
様に結果が正値であれば減算可能（キャリーアウト）信
号７０７か出力される。即ち、信号７０６と７０７がゲ
ート７０９で条件がとれれば、スカラロードアドレスが
ベクトルストア開始アドレスとベクトルストア終了アド
レスの間に入っている事を意味する。

このケースでは。スカラロードアドレスとベクトルデー
タストアアドレスが一致する可能性があり、タグ登録無
効化処理が終了する前にキャッシュメモリ１０からスカ
ラデータのロードを実行すると、ベクトルストアで主記
憶装置５の内容が変更されようとしているのにその変更
前のキャッシュメモリ１０の内容をロードしてしまう結
果となる。

そこで、上記ゲート７０９で条件がとれれば、無効化回
路１９に対して制御信号１０７を送り、すでに説明した
様に、タグ登録無効化回路１１の処理をキャンセルし、
かつタグ制御回路９を制御し、タグ記憶回路８の全ての
タグを無効化する。

一方、同様に、減算器７００，７０１を使って、領域ア
ドレス受信回路の内容とスカラロードアドレスの内容が
比較され、他の情報処理装置１の主記憶装置５に対する
ベクトルストア領域内にスカラロードアドレスが入って
いるかどうかが調べられ、領域内に入っていれば、キャ
ッシュメモリ１０と主記憶装置５の内容の一致性がとれ
なくなる可能性があるので、無効化回路１９に対して同
様に制御信号１′０７が送出される。

この様に、複数の情報処理装置が共用する主記憶装置に
対１で、ベクトルストア実行中に、後続のスカラロード
命令を中断することなく処理することが出来る。

〔発明の効果〕

以上説明したように、本発明は、ベクトル演算命令にお
けるベクトル要素のストア動作は、■連続番地へのスト
ア動作、■一定距離（Ｄ）番地毎へのストア動作、■ラ
ンダムな番地へのストア動作に大別されるが、■と■の
ストア動作が殆んどである性質を利用し、■と■のスト
ア動作中はストアアドレスの開始アドレスと終了アドレ
スを前もってベクトルストアアドレス領域レジスタに保
持し、主記憶装置を共用する装置間でその内容を参照す
ることにより、後続のスカラロード命令のロードアドレ
スがベクトルストアアドレス領域内に入っていなければ
、ベクトルストア処理の追い越し処理を可能にし、性能
を向上させることができるという効果がある。又、■と
■のストア動作中はストアアドレスの開始アドレスと終
了アドレスを前もってベクトルストアアドレス領域レジ
スタに保持し、且つ該レジスタはベクトル要素がストア
される毎に、領域を対応してせばめることにより、主記
憶装置を共用する装置間でその内容を参照することによ
り、後続のスカラロード命令のロードアドレスがベクト
ルストアアドレス領域内に入っていなければ、ベクトル
ストア処理の追い越し処理を可能にし性能を効率的に向
上させることができるという効果がある。

また、本発明では、スカラロード命令のロードアドレス
がベクトルストアアドレス領域内に入っていた場合、キ
ャッシュメモリを全クリアすることにより、制御も簡単
に出来、高速化が行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例による情報処理システム
の構成を示すブロック図、第２図は第１図で示したタグ
登録無効化回路、タグ記憶回路、タグ制御回路、及びキ
ャッシュ制御回路の詳細な構成を示すブロック図、第３
図は第１図で示したベクトルストアアドレス領域レジス
タ回路、領域検出回路、領域アドレス受信回路、領域ア
ドレス送信回路、及びキャッシュ制御回路の詳細な構成
を示すブロック図、゛第４図は本発明の第２の実施例に
よる情報処理システムの構成を示すブロック図、第５図
は第４図で示したベクトルストアアドレス領域レジスタ
回路、領域検出回路、領域アドレス受信回路、ベクトル
ストアアドレス領域回路、及びキャッシュ制御回路の詳
細な構成を示すブロック図である。１．２・・・情報処理装置、３・・・指令回路、４・・
・ベクトル演算処理装置、５・・・主記憶装置、６・・
・キャッシュ制御回路、７・・・ベクトルストアアドレ
ス領域レジスタ回路、８・・・タグ記憶回路、９・・・
タグ制御回路、１０・・・キャッシュメモリ、１１・・
・タグ登録無効化回路、１２・・・領域検出回路、１３
・・・スカラ演算処理回路、１４・・・ベクトル演算処
理装置、１５・・・領域アドレス受信回路、１６・・・
領域アドレス送信回路、１７・・・領域アドレス受信回
路、１８・・・領域アドレス送信回路、１９・・・無効
化回路、２０・・・ベクトルストアアドレス領域回路、
１０１〜１２４・・・信号ハス、２０１・・・開始アド
レスレジスタ、２０２・・・ベクトル要素間距離レジス
タ、２０３・・・要素数レジスタ、２０４・・・切替回
路、２０５・・・加算器人力レジスタ、２０６・・・加
算器、２０７・・・ベクトルストアアドレスレジスタ、
２０８・・・切替回路、２０９・・・減算器、２１０・
・・減算結果レジスタ、２１１・・・ベクトルストアア
ドレス制御回路、２１２，２１３・・・信号パス、３０
１・・・タグメモリ回路、３０２・・・′１＃レベル信
号、３０３・・・“０”レベル信号、３０４・・・切替
回路、３０５・・・タグＶビットメモリ回路、４０１，
４０２・・・比較回路、４０３・・・ＡＮＤ／ＮＡＮＤ
ゲート、４０４゜４０５・・・ＮＡＮＤゲート、４０６
・・・無効化アドレスレジスタ、４０７・・・ヒツト表
示フラグ、４０８・・・レベル〇一致フラグ、４０９・
・・ＡＮＤゲート、４１０・・・ＡＮＤゲート、４１１
・・・全タグ無効化アドレス回路、４１２・・・切替回
路、５００・・・スカラリクエストレジ・スタ、５０１
・・・切替回路、５０２・・・タグ検索アドレスレジス
タ、５０３・・・キャッシュタイミング制御部、５０４
・・・切替回路、５０５・・・信号パス、５０６・・・
タイミング信号、６００・・・開始アドレスレジスタ、
６０１・・・ベクトル要素間距離レジスタ、６０２・・
・要素数レジスタ、６０３・・・乗算器、６０４・・・
加算器、６０５・・・ベクトルストア終了アドレスレジ
スタ、６０６・・・ベクトルストア開始アドレスレジス
タ、６０７・・・ベクトルストア終了アドレス受信レジ
スタ、６０８・・・ベクトルストア開始アドレス受信レ
ジスタ、６０９・・・ベクトルストア終了アドレス送信
レジスタ、６１０・・・ベクトルストア開始アドレス送
信レジスタ、７００〜７０３・・・減算器、７０４〜７
０７・・・各信号パス、７０８　７０９・・・ＮＡＮＤ
ゲート、７１０・・・ＡＮＤゲート、７１１・・・信号
パス、８０１・・・ベクトルストア終了アドレスレジス
タ、８０２・・・切替回路、８０３・・・ベクトルスト
アベースレジスタ、８０４・・ベクトル要素間距離レジ
スタ、８０５・・・要素数レジスタ、８０６・・・加算
器、８０７・・・切替回路、８０８・・・減算器、８０
９・・・残要素レジスタ、８１０・・・減算制御回路、
８１１・・・ベクトルストアベースアドレスレジスタ。

Claims

【特許請求の範囲】１、主記憶装置と、該主記憶装置を共用する複数の情報
処理装置からなる情報処理システムにおいて、前記主記憶装置との間で少なくとも一つのデータ送受信
パスを持ち、該主記憶装置に記憶されたベクトル要素デ
ータをアクセスする少なくとも一つのベクトル演算処理
手段と、前記主記憶装置との間でデータの送受信パスを持つスカ
ラ演算処理手段と、プログラム命令に従って前記ベクトル演算処理手段また
はスカラ演算処理手段に対してベクトルデータまたはス
カラデータのロード／ストア動作指令を出す指令手段と
、前記主記憶装置との間でデータ送受信パスを持ち、該主
記憶装置のデータの一部の写しを記憶するバッファメモ
リ手段と、該バッファメモリ手段の格納ブロックデータに対応する
前記主記憶装置のブロックアドレス情報を該ブロックア
ドレス情報の有効／無効を表示するバリッドビットと共
に登録するタグ記憶手段と、該タグ記憶手段にブロック
アドレス情報の新規登録または登録アドレスの無効化処
理を制御するタグ制御手段と、前記指令手段からのベクトルデータストア動作指令に応
答し、該ベクトルデータストア動作指令に伴なって発生
される複数のベクトル要素に対する夫々のストアアドレ
スが前記タグ記憶手段に登録されているか否かをチェッ
クし、登録されている場合には前記タグ制御手段に登録
アドレスの無効化を指示するタグ無効化指示手段と、前記ベクトルストア動作指令に対応して、前記主記憶装
置上のストア開始アドレスとストア終了アドレスをアド
レス領域として出力するベクトルストアアドレス手段と
、該ベクトルストアアドレス手段の出力を前記複数の情報
処理装置にベクトルストア処理中か否かを示す有効／無
効表示ビットと共に出力するアドレス領域出力手段と、前記複数の情報処理装置からのベクトルストアアドレス
手段の出力を夫々の有効／無効表示ビットと共に受信す
るアドレス領域受信手段と、前記ベクトルデータストア
動作指令に応答して、前記タグ登録無効化指示手段が動
作を完了し、前記有効／無効表示ビットをオフにする前
か、または前記複数の情報処理装置からの夫々の有効／
無効表示ビットがオフになる前に、前記指令手段から後
続のスカラデータロード動作指令を受けとると、該スカ
ラデータロード動作指令に伴なって受けとられるスカラ
データロードアドレスが前記ベクトルストアアドレス手
段で示されるアドレス領域内に入っているか否か、また
前記アドレス領域受信手段で示される他情報処理装置か
らの前記主記憶装置に対するベクトルストア動作中有効
ビットがオンになっているアドレス領域内にあるか否か
をチェックし、領域内にあれば領域内検出信号を出力す
る領域検出手段と、前記指令手段からのスカラデータロード動作指令を処理
中に、前記領域検出手段から前記領域内検出信号が出力
されると、該領域内検出信号に応答して、前記タグ記憶
手段の登録内容を全て無効化処理すると共に、前記アド
レス領域受信手段内の有効／無効表示ビットをオフにし
、かつ前記無効化指示手段の動作をキャンセルする無効
化手段とを有することを特徴とする情報処理システム。２、主記憶装置と、該主記憶装置を共用する複数の情報
処理装置からなる情報処理システムにおいて、前記主記憶装置との間で少なくとも一つのデータ送受信
パスを持ち、該主記憶装置に記憶されたベクトル要素デ
ータをアクセスする少なくとも１つのベクトル演算処理
手段と、前記主記憶装置との間でデータの送受信パスを持つスカ
ラ演算処理手段と、プログラム命令に従って前記ベクトル演算処理手段また
はスカラ演算処理手段に対してベクトルデータまたはス
カラデータのロード／ストア動作指令を出す指令手段と
、前記主記憶装置との間でデータ送受信パスを持ち、該主
記憶装置のデータの一部の写しを記憶するバッファメモ
リ手段と、該バッファメモリ手段の格納ブロックデータに対応する
前記主記憶装置のブロックアドレス情報を該ブロックア
ドレス情報の有効／無効を表示するバリッドビットと共
に登録するタグ記憶手段と、該タグ記憶手段にブロック
アドレス情報の新規登録または登録アドレスの無効化処
理を制御するタグ制御手段と、前記指令手段からのベクトルデータストア動作指令に応
答し、該ベクトルデータストア動作指令に伴なって発生
される複数のベクトル要素データの夫々のデータに対す
る前記主記憶装置上のストアアドレスが前記タグ記憶手
段に登録されているか否かをチェックし、登録されてい
る場合には前記タグ制御手段に登録アドレスの無効化を
指示するタグ無効化指示手段と、前記ベクトルストア動作指令に対応する前記主記憶装置
上のストア開始アドレスとストア終了アドレスをアドレ
ス領域として出力し、かつ複数のベクトル要素データに
対して各データをストアする毎に対応して前記アドレス
領域の巾を減少させるように動作するベクトルストアア
ドレス手段と、該ベクトルストアアドレス手段の出力及
びベクトルストア処理中か否かを示すストア処理表示ビ
ットを前記複数の情報処理装置に送出するアドレス領域
出力手段と、前記複数の情報処理装置から夫々送出されるアアドレス
領域出力手段の出力を受信する複数のアドレス領域受信
手段と、前記ベクトルデータストア動作指令に応答して、前記タ
グ登録無効化指示手段が動作を完了し、前記ストア処理
表示ビットをオフにする以前、または前記複数の情報処
理装置から送られてくる前記ストア処理表示ビットが全
てオフになる以前に、前記指令手段から後続のスカラデ
ータロード動作指令を受けとると、該スカラデータロー
ド動作指令に伴なって受けとられるスカラデータロード
アドレスが前記ベクトルストアアドレス手段で示される
アドレス領域内にあるか否か、また前記複数のアドレス
領域受信手段で示される他情報処理装置の前記主記憶装
置に対するストア処理表示ビットがオンになっている場
合、対応する他情報処理装置から送られて来ているアド
レス領域内に前記スカラデータロードアドレスが入って
いるか否かをチェックし、領域内に入っていれば領域内
検出信号を出力する領域検出手段と、前記指令手段からのスカラデータロード動作指令を処理
中に、前記領域検出手段からの前記領域内検出信号を受
けると、該領域内検出信号に応答して、前記タグ記憶手
段の登録内容を全て無効化すると共に、前記アドレス領
域受信手段内の有効／無効表示ビットをオフにし、かつ
前記無効化指示手段の動作をキャンセルする無効化手段
とを有することを特徴とする情報処理システム。