JPS63248176A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は半導体記憶装置に関し、特に電気的に情報の
書込および消去が可能な不揮発性メモリ、いわゆるＥ　
Ｅ　Ｐ　ＲＯＭ　（Ｅ　Ｉｅｃｔｒｉｃａｌｌｙ　Ｅ　
ｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａ＋＋＋＋ｎａｂ
ｌｅ　Ｒｅａｄ　Ｑｎｌｙ　Ｍｅｍｏｒｙ　）記憶素子
の構造に関するものである。

［従来の技術］ 第２Ａ図〜第２Ｃ図は従来のフローティングゲート型の
半導体記＋１１装置（ＥＥＰＲＯＭ＞の構造を示す図で
ある。

第２Ａ図は半導体記憶素子の配置を示す平面図であり、
第２Ｂ図は第２Ａ図のＡ−Ａ線における断面図であり、
第２Ｃ図は第２Ａ図のＢ−Ｂ線における断面図である。

以下、第２Ａ図〜第２Ｃ図を参照して従来の半導体記憶
装置の構成について説明する。

図において、半導体基板２１の表面に、不純物拡散層か
らなるソース領域２２およびドレイン領域２３が所定間
隔をおいて形成されている。前記ソース領域２２、ドレ
イン領域４域２３および半導体基板２１の表面上には絶
縁ｍ（ｎ化膜）２４が形成されており、ドレイン領域２
３上の絶縁ＩＩＷ２４の所定領域は薄い膜厚に形成され
てトンネル酸化膜２４ａとされている。そして、少なく
ともトンネル酸化膜２４ａを含む絶縁膜２４上の領域に
ポリシリコンからなるフローティングゲート２５が形成
されている。また、このフローティングゲート２５上に
は、層間２縁！９２６をｆＦ１ノで＝Ｊントロールゲー
ト２７が形成されている。

上記のソース領域２２、ドレイン領域２３、トンネル酸
化１１Ｍ２４ａ、フローティングゲート２５、およびコ
ントロールゲート２７が続出用トランジスタＴＲＩを構
成している。なお、フローティングゲート２５のうち、
前記ソース領域２２とドレイン領域２３との間の領域上
に位置する部分が、読出用トランジスタ「Ｒ１のゲート
領域２５ａとなっている。

コントロールゲート２７とフローティングゲート２５と
は、その間の層間ｉ８縁膜２６を誘電物質として、互い
に重なり合った領域において容量を形成する。また、フ
ローティングゲート２５とドレイン領域２３とは、トン
ネル酸化膜２４ａの形成領域において、そのトンネル３
化膜２４ａを誘電物質として容量を形成する。さらに、
トンネル酸化ＤＩ２４ａを除く領域において、フローテ
ィングゲート２５と半導体基板２１とが形成する容量も
存在する。

フローティングゲート２５は電荷を蓄積し、コントロー
ルゲート２７とドレイン領域２３との間に印加される電
圧に応じて、トンネル酸化ｙＡ２４ａを介してドレイン
領域２３との間で電荷の放出および注入を行なう。

一方、半導体基板２１の表面には、前記ドレイン領域２
３と所定間隔をおいて他のドレイン領域２８が形成され
ている。そして、絶縁１２４上には選択信号を受けるワ
ードライン２９が形成されており、このワードライン２
９のうち、前記ドレイン領域２３と前記地のドレイン領
域２８との間の領域上に位置する部分が、ゲート領域２
９ａとなっている。

上記のドレイン領域２３、ドレイン領域２８、およびゲ
ート領域２９ａが選択用トランジスタＴＲ２を構成して
おり、この場合、ドレイン領域２３はソース領域として
用いられる。すなわち、続出用トランジスタＴＲ１のド
レイン領域２３は、選択用トランジスタＴＲ２のソース
領域を兼ねている。ドレイン領域２８は、コンタクト孔
３０を介してアルミニウム配線層からなるビットライン
３１に接続されている。選択用トランジスタＴＲ２は、
ワードライン２つを介して与えられる信号に応答してオ
ン・オフし、それに接続される読出用トランジスタＴＲ
Ｉが有する情報をビットライン３１に読出す。

また、隣接する記憶素子は、素子量分！１１領域３２に
より電気的に絶縁されている。

第３図は、第２Ａ図〜第２Ｃ図に示される半導体記憶素
子の等価回路を示す図である。第３図において、読出用
トランジスタＴＲ１のドレインＤと選択用トランジスタ
ＴＲ２のソースとが同一の拡散層２３で形成され、互い
に接続されている。

また、前述のように読出用トランジスタＴＲ１において
は、コントロールゲート２７とフローティングゲート２
５と半導体基板２１とがそれぞれ絶？ｉ　Ｅｌを介して
形成されているため、それぞれの間で客車を形成し容量
回路を構成する。

第４図は続出用トランジスタＴＲ１が構成する容量回路
の等価回路を示す図である。第４図において、コントロ
ールゲート２７と層間絶縁ｆｆ１２６とフローティング
ゲート２５とによって容量３３が形成され、フローティ
ングゲート２５とトンネル酸化膜２４ａとドレイン領域
２３とによって容ｊｉ３４が形成されている。そして、
フローティングゲート２５と半導体基板２１との間で形
成される容量から前記容量３４を除いた容量３５が形成
されている。容量３４と容う３５とが電気的に並列に接
続され、この並列体に１気的に直列に容う３３が接続さ
れている。

以下、第２八図〜第２Ｃ図および第３図ならびに第４図
を参照して半導体記憶素子の動作について脱刷する。

この種のフローティングゲート型の半導体記憶素子は、
フローティングゲート２５に電子が過剰に蓄積されてい
るか、または、電子が不足し見かけ上圧の電荷が存在す
るかに応じて情報を＆！憶する。

電子をフローティングゲート２５に注入する動作は以下
のとおりである。まず、ワードライン２９　（ＷＬ＞お
よびコントロールゲート２７＜ＣＧ）にプログラム電圧
ＶＰＰを印加し、ビットライン３１　（８Ｌ）および読
出用トランジスタＴＲ１のソース領域２２（Ｓ）を接ｉ
ａＭ位くＯｖ）にする。

このとき、ワードライン２９下の半導体基板２′１表面
に反転情が形成され１反転層および選択用トランジスタ
ＴＲ２のドレイン２８を介して、続出用トランジスタＴ
Ｒ１のドレイン領域（すなわち、選択用トランジスタＴ
Ｒ２のソース領域）２３（Ｄ＞の電位もピットライン３
１と同一の接地電位（Ｏｖ）となる。

第５図は電子注入時において読出用トランジスタＴＲ１
が構成する容量回路の等価回路図である。

第５図に示されるように、コントロールゲート２７（Ｃ
Ｇ）にプログラム電圧ｖすＰが印加され、ソース領域２
２　（Ｓ）およびドレイン領域２３（Ｄ）が接地される
。このとき、半導体基板２１は常に接地されている。電
荷Ｑ「はフローティングゲート２５にＷ積された電荷で
あり、電圧ＶＦはフローティングゲート２５−トンネル
酸化膜２４ａを含む絶縁膜２４−ドレイン領域２３が形
成する容量３４に印加される電圧である。

今、容ｆｆ１３４の容量値を０１、容量３３の容量値を
０２、容量３５の容量値を０３とすると、電圧ＶＦは近
似的に、 ＶＦ−（Ｃ２・Ｖｐｐ　−Ｑｒ　）／Ｃｖ−＜１）と表
わされる。ここで、ＣＴ　−Ｃ１＋Ｃ２＋０３である。

この上式（１）で表わされる電圧ＶＦが薄いトンネル酸
化膜２４ａに与えられて、そこに高電界が印加される。

それによってドレイン領域２３に存在する電子がトンネ
ル酸化模頃域をＦｏｗｌｅｒ　−Ｎ　ｏｒｄｈｅｉｍ型
のトンネル電流として流れ、フローティングゲート２５
に蓄積される。

一方、フローティングゲート２５から電子を引き抜く場
合は、ワードライン２９　（ＷＬ＞およびピットライン
３１　（８Ｌ＞にプログラム電圧ＶｐＰを印加し、コン
トロールゲート２７（ＣＧ）を接地電位（ＯＶ）にする
。ざらに読出用トランジスタＴＲ１のソース領１１２２
（Ｓ）を電気的にフローティング状態にし、そこから電
子が流出しないようにする。このとき、選択用トランジ
スタＴＲ２は導通状態となり、続出用トランジスタＴＲ
１のドレイン領域（すなわち選択用トランジスタＴＲ２
のソース領域）２３　（Ｄ）の電位は近似的にビットラ
イン３１の電位ＶＰＰ　と同一になる。

第６図は電子を引き抜く場合の続出用トランジスタｒＲ
１が構成する容量回路の等価回路を示す図である。第６
図に示されるように、半導体Ｗｆｆｉ２１は接地されて
いるので、電気的にフローティング状態のソース領域２
２（Ｓ）は半導体基板２１を介して接地される。また、
ドレイン領域２３（Ｄ）にはプログラム電圧ＶＰＰが印
加され、半導体基板２１は接地されているので、その間
に接合容量が形成され、この接合８蟹が容量３５の容量
値に寄与することになり、その容量値はＣ３’となる。

しかし、近似的にはこの接合容量は小さく、電子注入時
の容１１Ｃ３とほぼ等しい。したがって、容量３４に印
加される電；王ＶＦは、Ｖｒ　　＝　（（Ｃ２＋Ｃ３’
　　＞　ＶＦ　　Ｐ　　−Ｑｒ　　）／（ＣＩ　＋０２
＋０３’　　）　　　　　　・・・　（２）と表わされ
る。この上式（２）で表わされる電圧■「がトンネル酸
化ｇｉ２４ａに与えられて高電界が印加される。それに
よってフローティングゲート２５内の電子がＦ　ｏｗｌ
ｅｒ　−Ｎ　ｏｒｄｈｏ１ｍ型のトンネル電流としてド
レイン領域２３へ流れ、フローティングゲート２５内の
電子が欠乏する。

フローティングゲート２５に電子が過剰に存在する１合
、読出用トランジスタＴＲ１のしきい値電圧が上昇し、
続出電流が小さくなる。逆に、フローティングゲート２
５内の電子が不足すると、読出用トランジスタＴＲ１の
しきい値電圧が下がり、続出電流が大きくなる。この続
出電流の大小をディジタル情報の″Ｏ″と“１″に対応
させて記憶する。

［発明が解決りようとする問題点］ 従来の半導体記ｍ装置は以上のように構成されており、
情報を記憶素子に記憶させるために、トンネル酸化１２
４ａに高電界を印加しフローティングゲート２５と続出
用トランジスタＴＲ１のドレイン領域２３との間でトン
ネル電流を流すことにより電子の授受を行なっている。

ここで、前式〈１）および（２）から見られるように、
トンネル電流を発生させるためにトンネル酸化１２４ａ
に印加される電界を大きくするには、（Ｉ）トンネル層
化膜２４ａ領域の面精を小さくづる、（１１〉フローテ
ィングゲート２５とコントロールゲート２７との間の層
間絶縁膜を薄くする、（ＩＩＩ　＞フローティングゲー
ト２５とコントロールゲート２７との１なり面積を大き
く４ることが必要となる。

しかし、（１）の場合、トンネル耐化１２４ａＩＲ域の
面積を１μｍ２以下にするのは製造装置の性能限界に近
く極めて困難であり、（ｔｌ）の場合には、データ保持
特性が悪くなる可能性が大きくなり、（ＩＩＩ　）の場
合には、セル面積が増大（）。

高”Ｉ積上の方向に逆行する。

また、ｍ２Ａ図〜第２Ｃ図に示されるように、トンネル
領域、読出用トランジスタ部分、選択用トランジスタ部
分が、それぞれ平面図的にみて出なりがなく分離した領
域に個々に形成されているため、従来の記憶素子の構成
では記憶素子を微細化することが困難であるなどの問題
点があった。

それゆえ、この発明の目的は上述のような問題点を解消
し、記憶素子の占有面積を縮小することができるととも
に、さらにプログラム電圧ＶＰ’Ｐをも低減することが
できる半導体記憶装置を提供することである。

［問題点を解決するための手段］ この発明に係る半導体記ｍａｕは、半導体基板の所定箇
所に溝部を形成し、主としてその溝部の側面および底面
の領域上に第１の絶縁膜を介してフローティングゲート
を形成し、そのフローティングゲート上に第２の絶縁膜
を介してコントロールゲートを形成したものである。

［作用コ この発明に係る半導体記憶装置においては、フローティ
ングゲートおよびコントロールゲートが溝部の側面およ
び底面に形成されているので、平面的にみてフローティ
ングゲートおよびコントロールゲートの占める面積を小
さくすることができ、セルの占有面積を縮小することが
できる。また、）Ｏ−ティングゲートおよびコントロー
ルゲートの実際の面積を大きくすることができ、これに
よってプログラム電圧ＶＰＰをも低減させることができ
る。

［実論例］ 以下、この発明の一実施例を図面を用いて説明する。

第１Ａ図〜第１Ｃ図はこの発明の一実施例である半導体
記憶装置を示し、第１Ａ図は平面図、第１Ｂ図は第１Ａ
図のＸ−Ｘ線断面図、第１Ｃ図は第１Ａ図のＹ−Ｙ線断
面図である。

図において、半導体基板１の表面の所定箇所に、中心部
に島状の領域を残してその周囲に溝部２０が形成されて
いる。そして、この溝部２０から所定間隔を隔てた半導
体基板１表面の領域に、不純物拡散層からなるソース領
域２が形成され、溝部２０の側面および底面にはドレイ
ン領域３が形成されている。前記ソース領域２、ドレイ
ン領域３および半導体基板１の表面上には絶縁膜（酸化
膜）４が形成されている。溝部２０内部の島状の領域上
の絶縁膜は、薄い彊厚に形成されて＜　２０　ｎｍ以下
）トンネル酸化膜４ａとされている。

このトンネル酸化ｎ４ａは、たとえば次のようにして形
成される。半導体掻板１がＳｉ基板の場合は、まず、溝
部２０を形成するために８１エツチングを行ない、絶縁
膜４を形成した後に、リソグラフィ技術を用いて所望の
領域の絶縁膜４を８１面が露出するまでエツチングする
。その後、たとえば窒化シリコン狽等をマスクとして前
記領域のみに熱酸化法等を用いて２０ｒｖ以下のＭ化膜
を形成し、これをトンネル酸化３１４　ａとする。

前記１１部２０内のＰ！縁膜４上および半導体基板１表
面の絶縁楔４の所定領域上には、ポリシリコンからなる
フローディングゲート５が形成されている。また、この
フローティングゲート５上には、層間絶縁膜６を介して
コントロールゲート、７が形成されている。

上記のソース領域２、ドレイン領域３、トンネル酸化ｊ
１４ａ　、フローティングゲート５およびコントロール
ゲート７が続出用トランジスタＴＲ１を構成している。

なお、フローティングゲート５のうち、前記ソース領域
２とドレイン領域３との間の領域上に位置する部分が、
続出用トランジスタＴＲ１のゲート領Ｍ５ａとなってい
る。

フントロールゲート７とフローティングゲート５とは、
その間の層間絶＄１１！１６をｙ：電物質として、互い
に重なり合った領域において容量を形成する。

また、フローティングゲート５とドレイン領域３とは、
トンネル酸化膜４ａを含む絶縁膜４を誘電物質として容
量を形成する。さらに、フローティングゲート５と半導
体基板１とが形成する容うも存在する。

フローティングゲート５は電荷を蓄積し、コントロール
ゲート７とドレイン領域３との間に印加される電圧に応
じて、トンネル酸化膜４ａを介してドレイン領域３との
間で電荷の放出および注入を行なう。

一方、半導体基板１の表面には、前記ドレイン領域３と
所定間隔をおいて他のドレイン領域８が形成されている
。そして、絶縁ｅ１４上には選択信号を受けるワードラ
イン９が形成されており、このワードライン９のうち、
前記ドレイン領域３と前記他のドレイン領域８との間の
領域上に位置する部分がゲート領域９ａとなっている。

上記のドレイン領域３、ドレイン領域８、およびゲート
領域９ａが選択用トランジスタＴＲ２を構成しており、
この場合、ドレイン領域３はソース領域として用いられ
る。すなわち、続出用トランジスタＴＲ１のドレイン領
域３は、選択用トランジスタＴＲ２のソース領域を兼ね
ている。ドレイン領域８は、コンタクト孔１０を介して
アルミニラ云配＄ｉ層からなるビットライン１１に接続
されている。

選択用トランジスタＴＲ２は、ワードライン９を介して
与えられる信号に応答してオン・オフし、それに接続さ
れる続出用トランジスタＴＲＩが有する情報をビットラ
イン１１に読出す。

また、隣接する記憶素子１００は、素子間分離領域１２
により電気的に絶縁されている。

この半導体記憶素子の動作は、従来技術で示した半導体
記憶素子の動作と同様である。

すなわち、電子をフローティングゲート５に注入する場
合は、ワードライン９およびコントロールゲート７にブ
Ｏグラム電圧ＶＦ　Ｐを印加し、ビットライン１１およ
び読出用トランジスタＴＲＩのソース領域２を接地電位
（ＯＶ）にすると、前述した式（１）で表わされる電圧
ＶＦが薄いトンネル酸化１１Ｗ４ａに与えられて高電界
が印加される。

それによって、ドレイン領域３に存在する電子がトンネ
ル酸化膜４ａをトンネル電流として流れ、フローティン
グゲート５に蓄積される。

また、フローティングゲート５から電子を引ぎ抜く場合
は、ワードライン９およびビットライン１１にブＯグラ
ム電圧ＶＰＰを印加し、コントロールゲート７を接地電
位（Ｏｖ）にするとともに、ソース領域２をフローティ
ング状態にすると、前述した式（２）で表わされる電圧
ｖｒがトンネル酸化膜４ａに与えられて高電界が印加さ
れる。それによって、フローティングゲート５内の電子
がトンネル電流としてドレイン領域３に流れ、これによ
りフローティングゲート５内の電子が欠乏する。

この半導体記憶装置においては、フローティングゲート
５、コントロールゲート７、および絶縁膜４．６を主と
して溝部２０の側面および底面に形成することにより、
記憶素子の平面的な占有面積を縮小することができる。

また、フローティングゲート５とコントロールゲート７
の面積が大きくなるのでトンネル酸化膜４ａに印加され
る電界を大きくすることができ、これによって、プログ
ラム電圧ＶＰＰを低減させることができる。

［発明の効果］ 以上のようにこの発明によれば、フローティングゲート
およびコントロールゲートが溝部の側面および底面に形
成されていることによって、記憶素子の平面的に見た占
有面積を縮小することができ、したがって、半導体記憶
装置の集積化を図ることができる。また、フローティン
グゲートおよびコントロールゲートの実際の面積を大き
くすることができるので、プログラム電圧ＶＰＰを低減
させることができる。

【図面の簡単な説明】

第１Ａ図はこの発明による半導体記憶装置の一実施例を
示す平面図、第１Ｂ図は第１Ａ図のＸ−Ｘ線断面図、第
１Ｃ図は第１Ａ図のＹ−Ｙ線断面図、第２Ａ図は従来の
半導体記憶装置を示す平面図、第２Ｂ図は第２Ａ図のＡ
−Ａ線断面図、第２Ｃ図は第２Ａ図のＢ−Ｂ線断面図、
第３図は半導体記憶素子の等価回路を示す図、第４図は
読出用トランジスタが構成する容量回路の等価回路を示
す図、第５図は電子注入時における容量回路の等価回路
を示す図、第６図は電子放出時における容量回路の等価
回路を示す図である。 図において、１は半導体基板、２はソース領域、３はド
レイン領域、４は絶縁膜、４ａはトンネル酸化膜、５は
フローティングゲート、５ａはゲート領域、６は層間絶
縁膜、７はコントロールゲート、２０は溝部である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）所定箇所に溝部が形成された半導体基板と、 前記溝部の側面および底面の領域上に形成された第１の
   絶縁膜と、 前記第１の絶縁膜上に形成され電荷を蓄積するためのフ
   ローティングゲートと、 前記フローティングゲート上に形成された第２の絶縁膜
   と、 前記第２の絶縁膜上に形成され所定の電圧が印加される
   ことによつて前記フローティングゲートの電荷蓄積動作
   を制御するコントロールゲートとを備えた半導体記憶装
   置。
2. （２）前記第１の絶縁膜の一部分は、膜厚が他の部分よ
   りも薄く形成されてトンネル領域とされていることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記溝部は、半導体基板表面の一部領域を残して
   その領域を完全にまたは部分的に取囲むように形成され
   ていることを特徴とする特許請求の範囲第１項または第
   ２項記載の半導体記憶装置。
4. （４）前記トンネル領域は、前記半導体基板表面の前記
   一部領域上に形成されていることを特徴とする特許請求
   の範囲第３項記載の半導体記憶装置。
5. （５）前記トンネル領域における第１の絶縁膜の膜厚は
   、２００Å以下であることを特徴とする特許請求の範囲
   第２項ないし第４項のいずれかに記載の半導体記憶装置
   。