JPH02161809A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH02161809A JPH02161809A JP29313889A JP29313889A JPH02161809A JP H02161809 A JPH02161809 A JP H02161809A JP 29313889 A JP29313889 A JP 29313889A JP 29313889 A JP29313889 A JP 29313889A JP H02161809 A JPH02161809 A JP H02161809A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- logic circuit
- switching element
- load
- bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路に係り、特に、同一基板」二にバイ
ポーラトランジスタとＭＯＳトランジスタとを集積した
半導体集積回路装置の論理回路に関する。
ポーラトランジスタとＭＯＳトランジスタとを集積した
半導体集積回路装置の論理回路に関する。
従来、スイッチング素子と、負荷素子と、前記スイッチ
ング素子に流れる電流を供給するバイポーラ素子と、を
具備する論理回路で、上記スイッチング素子をバイポー
ラトランジスタで構成したものは、アイ・イー・イー・
イー、ジャーナルオフ ソリッド ステート サーキッ
ツ、ボリーム ニス・シー１．７（１９８２年）第７０
３頁がら第７１２頁（Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ ５ｔａ−ｔｅ Ｃ１ｒｃｕｉｔｓ
、ｖｏｌ、５ｃ−１７，ｐｐ７０３−７１２（１！１１
８２））において記載のように、 ＣＭ Ｌ （Ｃｕｒ
ｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）、Ｅ ＣＬ （Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）、 Ｎ Ｔ
Ｌ （Ｎｏｎ Ｔ−ｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ
）等各種の構成のものがあるが、回路の構成要素はバイ
ポーラトランジスタと抵抗である。
ング素子に流れる電流を供給するバイポーラ素子と、を
具備する論理回路で、上記スイッチング素子をバイポー
ラトランジスタで構成したものは、アイ・イー・イー・
イー、ジャーナルオフ ソリッド ステート サーキッ
ツ、ボリーム ニス・シー１．７（１９８２年）第７０
３頁がら第７１２頁（Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ ５ｔａ−ｔｅ Ｃ１ｒｃｕｉｔｓ
、ｖｏｌ、５ｃ−１７，ｐｐ７０３−７１２（１！１１
８２））において記載のように、 ＣＭ Ｌ （Ｃｕｒ
ｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）、Ｅ ＣＬ （Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）、 Ｎ Ｔ
Ｌ （Ｎｏｎ Ｔ−ｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ
）等各種の構成のものがあるが、回路の構成要素はバイ
ポーラトランジスタと抵抗である。
上記従来技術では、論理回路をバイポーラトランジスタ
と抵抗から構成しており、半導体集積回路装置として回
路を実現する際、回路の占有面積について配慮がされて
いない。すなわち、性能の良い論理回路を実現するため
には、性能の良いバイポーラトランジスタと、寄生容量
が小さくかつ精度良い抵抗とが必要である。しかし、性
能の良いバイポーラトランジスタは、そのデバイス構造
が半導体基板面に対して垂直方向で複雑なため、デバイ
ス構造が平面方向で単純なＭＯＳトランジスタと比べて
素子の面積は大きい。また、抵抗は半導体基板面の平面
方向に形成されるが、抵抗となる半導体部のシート抵抗
は一般に数１０Ωのため、論理回路で用いる数１００〜
数キロΩの抵抗値が必要な場合は、バイポーラトランジ
スタより大きな面積を必要としている。従って、バイポ
ーラトランジスタと抵抗から構成している回路は。
と抵抗から構成しており、半導体集積回路装置として回
路を実現する際、回路の占有面積について配慮がされて
いない。すなわち、性能の良い論理回路を実現するため
には、性能の良いバイポーラトランジスタと、寄生容量
が小さくかつ精度良い抵抗とが必要である。しかし、性
能の良いバイポーラトランジスタは、そのデバイス構造
が半導体基板面に対して垂直方向で複雑なため、デバイ
ス構造が平面方向で単純なＭＯＳトランジスタと比べて
素子の面積は大きい。また、抵抗は半導体基板面の平面
方向に形成されるが、抵抗となる半導体部のシート抵抗
は一般に数１０Ωのため、論理回路で用いる数１００〜
数キロΩの抵抗値が必要な場合は、バイポーラトランジ
スタより大きな面積を必要としている。従って、バイポ
ーラトランジスタと抵抗から構成している回路は。
゛その回路の占有面積が大きく、集積する回路規模を大
きく出来ないという問題があった。また、抵抗はその占
有面積が大きいために寄生容量も大きくなり、高速な回
路動作の障害となっていた。
きく出来ないという問題があった。また、抵抗はその占
有面積が大きいために寄生容量も大きくなり、高速な回
路動作の障害となっていた。
本発明の目的は、占有面積が小さく、かつ高速動作可能
な論理回路を提供することにある。
な論理回路を提供することにある。
上記目的を達成するために、本発明は、スイッチング素
子と、このスイッチング素子の負荷となる負荷素子と、
前記スイッチング素子に流れる電流を調整するバイアス
素子とを具備する論理回路において、前記スイッチング
素子をバイポーラトランジスタ・で構成し、前記バイア
ス素子をＭＯＳトランジスタで構成してなる論理回路を
構成したものである。
子と、このスイッチング素子の負荷となる負荷素子と、
前記スイッチング素子に流れる電流を調整するバイアス
素子とを具備する論理回路において、前記スイッチング
素子をバイポーラトランジスタ・で構成し、前記バイア
ス素子をＭＯＳトランジスタで構成してなる論理回路を
構成したものである。
スイッチング素子のバイポーラトランジスタは素子自体
に流れる電流を入力される電圧信号に応じて高速にオン
・オフする。負荷素子のＭＯＳトランジスタは、そのＭ
ＯＳトランジスタのゲートに入力される電圧によりソー
ス・ドレイン間のコンダクタンスが可変になるため、ゲ
ート電圧により抵抗値を自由に設定出来る。また、ＭＯ
Ｓトランジスタは半導体基板面の平面上に形成されるた
め、半導体製造上の加工寸法の限界まで占有面積を小さ
く出来、かつ、占有面積が小さいことより。
に流れる電流を入力される電圧信号に応じて高速にオン
・オフする。負荷素子のＭＯＳトランジスタは、そのＭ
ＯＳトランジスタのゲートに入力される電圧によりソー
ス・ドレイン間のコンダクタンスが可変になるため、ゲ
ート電圧により抵抗値を自由に設定出来る。また、ＭＯ
Ｓトランジスタは半導体基板面の平面上に形成されるた
め、半導体製造上の加工寸法の限界まで占有面積を小さ
く出来、かつ、占有面積が小さいことより。
ＭＯＳトランジスタの各部に生じる寄生容量も小さくな
る。バイアス素子のＭＯＳトランジスタも同様に、占有
面積を小さく出来、また、ＭＯＳトランジスタを電流の
飽和領域で使用すると定電流特性を示すため、電流値の
安定した電流バイアス源となる、以上のことより１本発
明の論理回路では、バイポーラトランジスタの高速性と
ＭＯＳトランジスタの高集積性を両立した性能を持つ回
路を実現出来る。
る。バイアス素子のＭＯＳトランジスタも同様に、占有
面積を小さく出来、また、ＭＯＳトランジスタを電流の
飽和領域で使用すると定電流特性を示すため、電流値の
安定した電流バイアス源となる、以上のことより１本発
明の論理回路では、バイポーラトランジスタの高速性と
ＭＯＳトランジスタの高集積性を両立した性能を持つ回
路を実現出来る。
以下１本発明の一実施例を第１図より説明する。
本実施例は、２組のインバータ回路の入出力を交差接続
してマルチバイブレータの発振回路を実現したものであ
る。
してマルチバイブレータの発振回路を実現したものであ
る。
スイッチング素子はＮＰＮのバイポーラトランジスタＱ
、、Ｑ、で構成され、トランジスタＱ７゜Ｑ８に流れる
電流を調整するバイアス素子はＮ型のＭＯＳトランジス
タＱ３．Ｑ、で構成され、トランジスタＱ７．Ｑ、の負
荷となる負荷素子はＰ型のＭｏＳトランジスタＱ３．Ｑ
Ｇで構成されている。
、、Ｑ、で構成され、トランジスタＱ７゜Ｑ８に流れる
電流を調整するバイアス素子はＮ型のＭＯＳトランジス
タＱ３．Ｑ、で構成され、トランジスタＱ７．Ｑ、の負
荷となる負荷素子はＰ型のＭｏＳトランジスタＱ３．Ｑ
Ｇで構成されている。
トランジスタＱ５．Ｑ、のソース・ドレイン間にはトラ
ンジスタＱ、、Ｑ、の電圧降下量を制限する電圧クラン
プ手段としてのダイオードＤ１． Ｄ、が並列接続され
ている６トランジスタＱ７． Ｑ、の各エミッタ間には
マルチバイブレータの発振周波数を決めるタイミング容
量としてのコンデンサＣ０が接 続されている。トラン
ジスタＱ、、Ｑ７．Ｑ。
ンジスタＱ、、Ｑ、の電圧降下量を制限する電圧クラン
プ手段としてのダイオードＤ１． Ｄ、が並列接続され
ている６トランジスタＱ７． Ｑ、の各エミッタ間には
マルチバイブレータの発振周波数を決めるタイミング容
量としてのコンデンサＣ０が接 続されている。トラン
ジスタＱ、、Ｑ７．Ｑ。
と トランジスタＱ、、Ｑ、、Ｑ、の各直列回路によ
リＮＴＬのインバータ論理の回路を構成し、トランジ
スタＱ７． Ｑ［ｌのベースが入力で、コレクタが出力
となる、そして、これら２つのインバータ回路の入出力
を交差接続し、１−ランジスタＱ ７１Ｑ８の各エミッ
タ間をコンデンサＣ６で容量結合す ることによ喚、コ
ンデンサＣ６の充放電時間に 従って２つのインバータ
回路の極性が反転するマルチバイブレータとなる。
リＮＴＬのインバータ論理の回路を構成し、トランジ
スタＱ７． Ｑ［ｌのベースが入力で、コレクタが出力
となる、そして、これら２つのインバータ回路の入出力
を交差接続し、１−ランジスタＱ ７１Ｑ８の各エミッ
タ間をコンデンサＣ６で容量結合す ることによ喚、コ
ンデンサＣ６の充放電時間に 従って２つのインバータ
回路の極性が反転するマルチバイブレータとなる。
以上の構成において、トランジスタＱ７がオンに、トラ
ンジスタＱ、がオフのときを考えると、トランジスタＱ
７のコレクタは、１−ランジスタＱ７に流れる電流によ
るトランジスタＱ３の電圧降下によりその電位が電源電
圧より下がり、ダイオードＤ１でクランプする電圧とな
る、一方、トランジスタＱｌｌのコレクタは、１−ラン
ジスタＱ Ｇ ９Ｑ８に電流が流れないので、その電位
が電源電圧まで上昇している。このとき、トランジスタ
Ｑ。
ンジスタＱ、がオフのときを考えると、トランジスタＱ
７のコレクタは、１−ランジスタＱ７に流れる電流によ
るトランジスタＱ３の電圧降下によりその電位が電源電
圧より下がり、ダイオードＤ１でクランプする電圧とな
る、一方、トランジスタＱｌｌのコレクタは、１−ラン
ジスタＱ Ｇ ９Ｑ８に電流が流れないので、その電位
が電源電圧まで上昇している。このとき、トランジスタ
Ｑ。
Ｑ−士ゲー１−がトランジスタＱ７．Ｑ、のベースに交
差接続されているので、ｌ−ランジスタＱ６はゲート電
圧の印加により低インピーダンスとなり、トランジスタ
Ｑ、はゲート電圧が印加されず高インピーダンスとなる
、従って、トランジスタＱ７の負荷電流の流れるトラン
ジスタＱ、は電流値が小さくても電圧降下量が大きく、
１−ランジスタ０７のコレクタはダイオードＤ、でクラ
ンプする電圧まで確実に下がる。逆に、トランジスタＱ
、、の負荷電流の流れないトランジスタＱ６は低インピ
ーダンスのため、トランジスタＱ、のコレクタが電源電
圧まで確実に上昇する。
差接続されているので、ｌ−ランジスタＱ６はゲート電
圧の印加により低インピーダンスとなり、トランジスタ
Ｑ、はゲート電圧が印加されず高インピーダンスとなる
、従って、トランジスタＱ７の負荷電流の流れるトラン
ジスタＱ、は電流値が小さくても電圧降下量が大きく、
１−ランジスタ０７のコレクタはダイオードＤ、でクラ
ンプする電圧まで確実に下がる。逆に、トランジスタＱ
、、の負荷電流の流れないトランジスタＱ６は低インピ
ーダンスのため、トランジスタＱ、のコレクタが電源電
圧まで確実に上昇する。
一方、トランジスタＱＪ、Ｑ、はそのゲートにゲート電
圧を印加すると定電流特性を示し５ トランジスタＱ７
．Ｑ、に流れる電流のバイアス源となる。
圧を印加すると定電流特性を示し５ トランジスタＱ７
．Ｑ、に流れる電流のバイアス源となる。
ここで、トランジスタＱ、がオン、トランジスタＱｌ、
がオフの状態にあイ）ときは、トランジスタＱ、の電流
はそのままトランジスタＱ７の電流になるのに対して、
１−ランジスタＱ４の電流はトランジスタＱ６には流れ
ず、コンデンサＣ１を介してトランジスタＱ７に流れる
。コンデンサＣ，に電流が流れると、とトランジスタＱ
、の℃ミッタの電圧は除々に降下していく４そして、Ｉ
−ランジスタＱ９のベース・エミッタ間の電圧が、トラ
ンジスタＱ８がオンする条件である約０．８Ｖ程度とな
ると、トランジスタＱ、がオンして、トランジスタＱ４
の電流がトランジスタＱ。に電流が流れるようになる。
がオフの状態にあイ）ときは、トランジスタＱ、の電流
はそのままトランジスタＱ７の電流になるのに対して、
１−ランジスタＱ４の電流はトランジスタＱ６には流れ
ず、コンデンサＣ１を介してトランジスタＱ７に流れる
。コンデンサＣ，に電流が流れると、とトランジスタＱ
、の℃ミッタの電圧は除々に降下していく４そして、Ｉ
−ランジスタＱ９のベース・エミッタ間の電圧が、トラ
ンジスタＱ８がオンする条件である約０．８Ｖ程度とな
ると、トランジスタＱ、がオンして、トランジスタＱ４
の電流がトランジスタＱ。に電流が流れるようになる。
トランジスタＱ８に電流が流れると、トランジスタＱ６
により電圧降下が生じ、出力となるトランジスタＱ、の
コレゲタの電位が下がる。
により電圧降下が生じ、出力となるトランジスタＱ、の
コレゲタの電位が下がる。
この結果、トランジスタＱ、の出力を入力としてベース
で受けているトランジスタＱ７のベース・エミッタ間の
電圧が小さくなり、トランジスタＱ７がオフになって２
つのインバータ回路の極性が反転することになる。この
とき、１−ランジスタＱ９．ＱＧの状態も反転し、コン
デンサＣ６には逆方向の電流が流れるようになる。この
ような動作を繰り返すことによりマルチバイブレータを
実現することができる。
で受けているトランジスタＱ７のベース・エミッタ間の
電圧が小さくなり、トランジスタＱ７がオフになって２
つのインバータ回路の極性が反転することになる。この
とき、１−ランジスタＱ９．ＱＧの状態も反転し、コン
デンサＣ６には逆方向の電流が流れるようになる。この
ような動作を繰り返すことによりマルチバイブレータを
実現することができる。
上記実施例では、マルチバイブレータを実現するに際し
て、負荷素子及びバイアス素子をＭＯＳトランジスタで
構成したため、上記素子の占有面積を小さくでき、これ
により各部の寄生容量も小さくなり、高速動作が可能と
なる。また、スイッチング素子をバイポーラトランジス
タで構成したため、スイッチング速度の高速化が可能と
なる。
て、負荷素子及びバイアス素子をＭＯＳトランジスタで
構成したため、上記素子の占有面積を小さくでき、これ
により各部の寄生容量も小さくなり、高速動作が可能と
なる。また、スイッチング素子をバイポーラトランジス
タで構成したため、スイッチング速度の高速化が可能と
なる。
さらに、バイアス素子をＭＯＳトランジスタで構成した
ため、そのゲート電圧に応じて電流値を可変にでき、し
かもゲートに電圧を印加しなければ１回路動作を停止さ
せることも可能であり、回路を使用しないときは消費電
力を低減できる。また、負荷素子と並列にダイオードを
接続しているため、回路の出力振幅を一定にすることが
できる。
ため、そのゲート電圧に応じて電流値を可変にでき、し
かもゲートに電圧を印加しなければ１回路動作を停止さ
せることも可能であり、回路を使用しないときは消費電
力を低減できる。また、負荷素子と並列にダイオードを
接続しているため、回路の出力振幅を一定にすることが
できる。
本発明の論理回路によれば、スイッチング素子をバイポ
ーラトランジスタで構成するので、高速なスイッチング
速度が得られ、負荷素子及びスイッチング素子に電流を
供給するバイアス素子をＭＯＳトランジスタで構成する
ので占有面積が小さく、かつ各部の寄生容量も小さくで
きる。従って、バイポーラトランジスタの高速性とＭＯ
Ｓトランジスタの高集積性を両立した性能を持つ論理回
路を実現できる。
ーラトランジスタで構成するので、高速なスイッチング
速度が得られ、負荷素子及びスイッチング素子に電流を
供給するバイアス素子をＭＯＳトランジスタで構成する
ので占有面積が小さく、かつ各部の寄生容量も小さくで
きる。従って、バイポーラトランジスタの高速性とＭＯ
Ｓトランジスタの高集積性を両立した性能を持つ論理回
路を実現できる。
第１図は本発明の一実施例を示す回路図である。
Ｑ７．Ｑ、はＮＰＮのバイポーラトランジスタ、Ｑ、、
Ｑ、はＰ型のＭｏＳトランジスタ、Ｑ、、Ｑ、はＮ型
のＭＯＳトランジスタ、Ｄ□、Ｄ８はダイオード。 Ｃ０はコンデンサ。
Ｑ、はＰ型のＭｏＳトランジスタ、Ｑ、、Ｑ、はＮ型
のＭＯＳトランジスタ、Ｄ□、Ｄ８はダイオード。 Ｃ０はコンデンサ。
Claims (1)
- 【特許請求の範囲】 １、スイッチング素子と、このスイッチング素子の負荷
となる負荷素子と、前記スイッチング素子に流れる電流
を調整するバイアス素子とを具備する論理回路において
、前記スイッチング素子をバイポーラトランジスタで構
成し、前記バイアス素子をＭＯＳトランジスタで構成し
てなることを特徴とする論理回路。 ２、特許請求の範囲第１項記載の論理回路において、前
記負荷素子をＭＯＳトランジスタで構成してなることを
特徴とする論理回路。 ３、特許請求の範囲第１項または第２項記載の論理回路
において、前記負荷素子の電圧降下量を制限する電圧ク
ランプ手段を具備してなることを特徴とする論理回路。 ４、特許請求の範囲第２項記載の論理回路において、負
荷素子のＭＯＳトランジスタはスイッチング素子のオフ
時にオン時よりインピーダンスを小さくしてなることを
特徴とする論理回路。 ５、特許請求の範囲第３項記載の論理回路において、前
記電圧クランプ手段は前記負荷素子に並列接続された整
流素子であることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29313889A JPH02161809A (ja) | 1989-11-10 | 1989-11-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29313889A JPH02161809A (ja) | 1989-11-10 | 1989-11-10 | 論理回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23722883A Division JPS60128709A (ja) | 1983-12-16 | 1983-12-16 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02161809A true JPH02161809A (ja) | 1990-06-21 |
Family
ID=17790913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29313889A Pending JPH02161809A (ja) | 1989-11-10 | 1989-11-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02161809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654894A1 (en) * | 1993-11-24 | 1995-05-24 | Plessey Semiconductors Limited | Integrated oscillator circuits |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975055A (ja) * | 1972-10-18 | 1974-07-19 | ||
| JPS546443A (en) * | 1977-06-16 | 1979-01-18 | Sharp Corp | Voltage control oscillation circuit |
| JPS5521608A (en) * | 1978-08-02 | 1980-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control multivibrator |
| JPS55114335A (en) * | 1979-02-23 | 1980-09-03 | Sakai Chem Ind Co Ltd | Method for treatment of waste gas |
-
1989
- 1989-11-10 JP JP29313889A patent/JPH02161809A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975055A (ja) * | 1972-10-18 | 1974-07-19 | ||
| JPS546443A (en) * | 1977-06-16 | 1979-01-18 | Sharp Corp | Voltage control oscillation circuit |
| JPS5521608A (en) * | 1978-08-02 | 1980-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control multivibrator |
| JPS55114335A (en) * | 1979-02-23 | 1980-09-03 | Sakai Chem Ind Co Ltd | Method for treatment of waste gas |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654894A1 (en) * | 1993-11-24 | 1995-05-24 | Plessey Semiconductors Limited | Integrated oscillator circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950005023B1 (ko) | Ecl게이트의 전력소비를 변화시키는 장치 및 ecl회로를 동작시키는 방법 | |
| US4274014A (en) | Switched current source for current limiting complementary symmetry inverter | |
| JPS5910031A (ja) | スイツチ回路 | |
| KR930007095A (ko) | 조정된 바이폴라 시모스 출력 버퍼 | |
| US5036224A (en) | Single ended MOS to ECL output buffer | |
| US4912344A (en) | TTL output stage having auxiliary drive to pull-down transistor | |
| JPH03158018A (ja) | 入力回路 | |
| JPH02161809A (ja) | 論理回路 | |
| US4868904A (en) | Complementary noise-immune logic | |
| JPH0669141B2 (ja) | 入力回路 | |
| US4766399A (en) | Oscillator circuit | |
| JPH05315937A (ja) | Ｃｍｏｓ／ｅｃｌレベル変換回路 | |
| KR910017761A (ko) | 논리회로 및 반도체 집적회로장치 | |
| JPH03123220A (ja) | 出力回路 | |
| JP2853280B2 (ja) | 出力回路 | |
| US10644699B2 (en) | Lower voltage switching of current mode logic circuits | |
| KR900017185A (ko) | 반도체 집적회로 | |
| Foroudi et al. | Low-voltage low-power topology for high-speed applications | |
| JPS60502182A (ja) | 電流切換装置 | |
| Okamura et al. | A novel sub-2.0 V BiCMOS logic circuit with a BiCMOS charge pump | |
| JPH0513064Y2 (ja) | ||
| JPS62281616A (ja) | Ｅｃｌ出力回路 | |
| JPS63104300A (ja) | 電圧判定回路 | |
| JPH04108218A (ja) | 論理回路 | |
| JPS62277562A (ja) | ダイオ−ド構成 |