KR950005023B1 - Ecl게이트의 전력소비를 변화시키는 장치 및 ecl회로를 동작시키는 방법 - Google Patents

Ecl게이트의 전력소비를 변화시키는 장치 및 ecl회로를 동작시키는 방법 Download PDF

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Description

ECL게이트의 전력소비를 변화시키는 장치 및 ECL회로를 동작시키는 방법
제1도는 본 발명을 사용하는 ECL게이트에 대한 회로도.
제2도는 전형적인 다이오드에 대한 I-V특성 곡선을 보여주는 그래프.
제3도는 본 발명이 어떠한 방식으로 사용될수 있는지를 보여주는 회로도.
제4도는 본 발명이 어떠한 방식으로 사용될수 있는지를 보여주는 또다른 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 전류 미러 12 : 모드 제어 버스
14,16,24,26 : 출력 노드 18 : 전력 공급 버스
20,22 : 입력 노드
[발명의 분야]
본 발명은 여러 용도에 사용하는 ECL(Emitter Coupled Logic ; 에미터 결합 논리)게이트에 관한것이며, 보다 구체적으로 기술하면, 스위칭 가능한 부하 임피던스를 지닌 ECL게이트에 관한 것이다.
[종래기술에 대한 설명]
ECL게이트는, 바이폴라 트랜지스터가 포화되지 않는 전류 모드 논리 디바이스이기 때문에, 논리 설계에 있어서 매우 양호하게 사용되고 있다. 바이폴라 트랜지스터가 포화되지 않기때문에, ECL게이트의 스위칭 시간은 매우 빠르다. 이러한 스위칭의 고속성을 위하여는 전력 소비가 많아지게 된다. 즉, ECL게이트는, 스위칭하고 있지 않은 경우에도 많은 양의 정적(情赤)콜렉터 전류를 소비한다.
복잡한 컴퓨터 및 대형 메모리에 있어서, 각각의 게이트가 소비하는 전력량은 시스템에 전체에 대하여 중요한데, 그 이유는 수천개의 그러한 게이트가 사용되고 있기 때문이다. 수많은 게이트가 필요하며 고속이 요구되기 때문에, 비용(cost)면에 있어서는 게이트의 집적 형태가 바람직하며 속도면에 있어서는 ECL게이트가 바람직하다.
스위칭 트랜지스터에서는 포화가 방지되기 때문에, ECL은 고속 논리 형태이다. 더우기, 전형적인 저 논리 진폭은, 시스템내의 여러 기생용량의 전압 레벨을 변화시키는데 필요한 전하를 감소시킨다. 이러한 전형적인 저 논리 진폭은 여전히, Vbe등과 같은 성분 변수의 1차 상쇄를 가능하게하는 ECL의 본연의 차동 특성때문에, 허용가능한 잡음 여유를 제공한다. 표준 ECL의 단점은, D.C 및 과도적인 전력이 동일하기 때문에 전력 소비가 매우 높다는 것이다. 대형 시스템에 있어서, 다수의 게이트가 규모가 크며 복잡하고 값이 비싼 전원 및 냉각 장치를 필요로 하기때문에, 게이트당 사용가능한 전력은 제한되고 있다. 상기 냉각장치는 시스템 및 칩 온도를 최소화시키는데 필요하다. 높은 칩 온도는 성분 변수를 열화시키며 트랜지스터를 불포화 상태로 유지하는것을 보다 어렵게 한다. 높은 칩 온도는 금속 이동과 같은 여러 결함 모드가 온도에 의존하기 때문에 시스템 신뢰성을 열화시킨다.
그러므로, 대형 시스템은 전력 제한을 지니며, 이러한 전력 제한을 충족시키기 위하여 설계자는 전력대속도의 이득을 고려하여야 한다.
전력이 제한되는 경우, 제한없이 전류가 사용될수 있는 경우만큼 신속하게 ECL회로내의 용량이 충방전될 수 없다. 이는 회로의 스위칭 속도를 저하시키며 시스템 성능을 저하시키는 것과 동일하다. 그러므로, 매우 빠른 스위칭용으로 많은 전력 소비, 높은 전력 모드에서 동작할수 있지만, 게이트가 그의 논리 기능을 이행하는데 적극적으로 포함되지 않는 경우에 적은 전력 소비 모드로 스위칭될수 있는 ECL게이트에 대한 필요성이 생겨온 것이다.
[발명의 개요]
본 발명은 상기에 언급한 필요성을 만족시키는 ECL게이트이다 본 발명의 ECL게이트는, 고정 저항 스위칭 가능한 부하 임피던스로서 MOS트랜지스터를 사용한다는 점을 제외하고는 대부분이 종래 사항이다. 바람직한 실시예에 있어서, 이러한 스위칭가능한 부하 임피던스는, ECL게이트내의 바이폴라 트랜지스터의 콜렉터 전류가 이러한 트랜지스터의 채널을 통해 흐르도록 접속되어 있는 MOS트랜지스터이다. 한 트랜지스터는 전형적인 ECL게이트의 차동쌍의 각각의 바이폴라 트랜지스터의 콜렉터 전류 경로내에 존재한다. 이러한 트랜지스터의 게이트는, 한 버스상에서 발생되는 모드 제어 신호에 결합되어 있으며, 상기 모드 제어 신호는 ECL게이트가 고 전력 모드인지 또는 저 전력 모드인지를 제어한다. ECL게이트 전류 미러의 정상 바이어스 전류원은 다른 MOS트랜지스터로 대체되고, 상기 다른 MOS트랜지스터의 채널을 통해 상기 전류 미러내의 제1의 바이폴라 트랜지스터용 콜렉터 전류가 흐른다. 이러한 MOS트랜지스터의 게이트는 또한, 고 전력 모드가 선택되는지 또는 저 전력 모드가 선택되는지를 제어하는 신호를 전송하는 모드 제어신호 버스에 연결되어 있다.
MOS부하 트랜지스터의 게이트에 접속된 모드 제어 버스상에서 발생되는 제어 신호에 의해 이러한 트랜지스터가 저 임피던스 상태에 놓이게 되는 경우, 상기 MOS트랜지스터의 채널을 통해 전류가 자유롭게 흐르고, ECL게이트는 그의 정상적인 스위칭 동작을 고 전력, 고속 모드로 이행할수 있다. 모드 제어신호 버스상에서 발생되는 신호가 그와는 반대상태로 바뀌는 경우, 상기 MOS트랜지스터는 강제적으로 고 임피던스 상태로 된다. 이는 전류 미러내의 제1의 바이폴라 트랜지스터의 콜렉터 전류를 차단시키고, 이러한 트랜지스터의 베이스-에미터 전압 강하가 바이어스 전류원으로부터 새로운 저 콜렉터 전류와 일치하는 레벨로 변화한다. 상기 전류 미러내의 제1의 트랜지스터상에서의 이러한 베이스-에미터 전압 강하는 상기 전류 미러의 다른 트랜지스터의 베이스-에미터 접합 부분에 인가되는데, 이로인해 상기 다른 트랜지스터의 콜렉터전류가 새로운 저 콜렉터 전류 레벨과 일치하게 된다. 따라서, ECL게이트의 공유 에미터 라인에서의 바이폴라 트랜지스터의 콜렉터 전류는 실질적으로 보다 적어진다. 이는 ECL게이트의 2개의 측부를 이루는 바이폴라 트랜지스터 각각의 콜렉터 전류가 또한 실질적으로 보다 적다는 것을 의미한다. 종래 기술에서와 같이 고정 임피던스 부하 저항이 사용된 경우, 각각의 가지(branch)에서의 저 콜렉터 전류는 상기 부하 저항 양단에서 보다 적은 전압 강하를 초래시킨다. 이는 콜렉터 출력 노드 모두를 전압 상승시키는 경향이 있으므로 해서, 게이트에 전력의 공급이 중단된 때에 ECL게이트상에 존재하는 논리 상태를 파괴한다. 즉, 좌측상의 바이폴라 트랜지스터가 온(on)상태이고 우측상의 바이폴라 트랜지스터가 오프(off)상태인 경우, 좌측상의 바이폴라 트랜지스터의 연결된 출력은 저 레벨로 되지만, 우측상의 바이폴라 트랜지스터에 연결된 출력 노드는 고 레벨로 된다. 전력 레벨이 강제적으로 저 전력소비상태로 되는 경우, 저하된 콜렉터 전류에 의해 저 출력 전압 레벨이 파괴되는데, 그 이유는 그러한 저 출력 전압 레벨이 실질적으로 Vcc로 상승하기 때문이다.
이와는 대조적으로, 본 발명에서는 부하 임피던스가 MOS트랜지스터이다. 동일한 제어 전압이 전류 미러용 콜렉터 부하로서 동작하는 MOS트래지스터를 고 임피던스 상태로 바꾸어 놓으며 또한 ECL게이트의 바이폴라 트랜지스터의 콜렉터에 접속된 MOS부하 트랜지스터의 게이트에도 인가되기 때문에, 이러한 트랜지스터가 고 임피던스 상태로 바뀐다. 그 결과로, ECL게이트의 각각의 가지에서의 저하된 콜렉터 전류가 보다 높은 임피던스를 통해 흐른다. 그러므로, 콜렉터 전류가 적어지더라도, 임피던스가 보다 높아져서, 그 결과 MOS트랜지스터 양단의 전압 강하는 보다 높은 전류 모드에서의 동일한 트랜지스터 양단의 전압 강하와 비교하여 비교적 일정한 상태로 유지한다. 그러므로, 결국 ECL게이트의 논리 상태는 저 전력 모드로 유지된다.
본 발명은 ECL논리에서의 사용에만 국한되지 않는다. 그와 동일한 개념 및 회로는 차동증폭기, 비교기뿐만 아니라 다른 논리 게이트에서 사용될수 있다.
[바람직한 실시예에 대한 상세한 설명]
제1도를 참조하면, 제1도에는 스위칭가능한 부하 디바이스로서 MOS트랜지스터를 사용하는 ECL게이트에 대한 회로도가 도시되어 있다. ECL게이트의 심장부를 형성하는 바이폴라 스위칭 트랜지스터는 트랜지스터(Q1,Q2,Q3)이다. 이들 트랜지스터는 그들의 부하 디바이스로서 MOS트랜지스터(M2, M3)를 지닌다. 제3의 MOS트랜지스터(Ml)는 전류 미러(10)의 바이폴라 트랜지스터(Q6)용 부하 디바이스 및 스위칭가능한 전류원으로서 기능을 한다. 상기 전류미러는 바이폴라 트랜지스터(Q6,Q7,Q8.Q9)로 구되어 있다.
MOS부하 디바이스(Ml 내지 M3)는, 게이트가 고 전력 모드에 있는지 또는 저 전력 모드에 있는지를 제어하는 모드(MODE)신호를 전송하는 모드 제어 신호 버스(12)에 연결된 게이트를 지닌다. 더우기, 각각의 MOS트랜지스터는, 이러한 MOS트랜지스터가 부하 임피던스인 바이폴라 트랜지스터의 콜렉터 전류가 그의 채널을 통해 흐르도록 접속된 소오스 및 드레인을 지닌다. 각각의 MOS트랜지스터의 소오스 및 드레인 영역에 대한 정확한 접속은, 이들 트랜지스터(Ml-M3)에 대한 PMO 또는 NMOS의 사용에 관한 설명에 있어서 후에 상술하기로 한다.
바람직한 실시예에 있어서, MOS부하 트랜지스터(M2,M3)는 또한 트랜지스터(Q2,Q3)의 출력 노드(14,16) 및 Vcc공급 버스(18)사이에 연결된 클램핑 다이오드(Dl,D2)를 지닌다. 이들 클램핑 다이오드(D1,D2)의 목적은, 스위치 전류(I2), 및 트랜지스터(M2,M3)로부터 얻을 수 있는 부하 전류 사이의 정합이 보다 크게 변동할수 있다는 사실에도 불구하고, 콜렉터 노드(14, 16)상의 전압의 진폭을 작은 전압 변동 범위내로 제어하는 것이다. 트랜지스터(M2,M3) 및 스위치 전류(I2)는, 고 전력 상태 및 저 전력 상태 모두에서, 논리 저(low)테벨 출력에 접속되어 있는 클램핑 다이오드를 통해 상당한 클램프 전류가 흐르도록 설계되어있다(Q1 또는 Q2가 온 상태인 경우 Dl이며, Q3가 온상태이면 D2이다). 제2도에 해당하는 논리 저 레벨 출력 고 및 저 전력 동작점은 각각 점 (42,44)이다. 제1도에 도시된 구성에 있어서, 논리 저 레벨 및 논리고 레벨 사이의 차는 한 다이오드 전압 강하(보통0.7 및 0.8볼트사이)이다. ECL에 있어서, 노드(14, 16)상의 노드 저 레벨 및 고 레벨 사이의 차는 약 0.2볼트인것이 필요할 뿐만이다.
논리 신호 입력은 노드(20,22)에서 인가되며, 이들은 Q1 및 Q2의 베이스에 공급된다. Q3의 베이스는 공급전압(VBB)에 연결되어 있다. 상기 전압(VBB)은 노드(20,22)에 공급되는 논리 입력신호의 논리 레벨을 확보하는데 사용되는 기준 전압이다. 제1도의 ECL게이트의 출력 노드는 도면번호(24,26)로 도시되어 있다. 이들 출력 노드는, 전류 미러(10)를 이루는 트랜지스터(Q8,Q9)에 의해 확립되는 에미터 임피던스를 갖는 트랜지스터(Q4,Q5)로 구성되어 있는 2개의 에미터 폴로워 및 레벨 시프터에 의해 구동된다. 트랜지스터(Q4,Q5)의 베이스는 각각 노드(14,16)에 연결되어 있다.
[ECL게이트의 동작]
정상 동작 상태에서는, 제1도의 ECL게이트는 고 전력 모드로 동작한다. 이러한 모드에서, 모드 제어 버스는 트랜지스터(Ml 내지 M3) 각각의 게이트에 모드(MODE)신호를 전송하여 상기 게이트에 저 임피던스 값을 취하게 한다. 트랜지스터(M2, M3)는, 트랜지스터 (M2,M3)가 충분하게 턴온되어 적절한 값의 임피던스를 나타냄으로써 스위칭 트랜지스터(Q1-Q3)가 바람직한 동작점에서 적절하게 동작하게 되도록 모드 신호의 진폭에 관련된 임계값을 지녀야 한다. 기준 전압(VCC,VBB,VEE)에 대한 주어진 전압 레벨에 대하여 ECL게이트를 적절하게 동작시키게 하기위한 적절한 임피던스는 당업자에게 잘 알려져 있다. 더우기, 당업자는, 모드 신호의 주어진 레벨에 대하여, MOS트랜지스터(M2,M3)의 채널을 통해 흐르는 전류에 대한 바람직한 임피던스가 확립될수 있으며 적절한 콜렉터 전류가 흐르는 것을 가능하게 하도록 적절한 임계값 및 사이즈를 갖는 MOS트랜지스터를 어떠한 방식으로 적절하게 구성해야 할지를 알고있다. 모드 제어 버스(12)상의 모드신호는 또한 트랜지스터(Ml)를 턴온시키며, 그의 임계값 및 사이즈가 트랜지스터(M2,M3)와 동일한 경우, 트랜지스터(Ml)는 트랜지스터(M2, M3)의 경우에 존재한 것과 동일한 채널 임피던스를 지닌다. VCC를 고정하고 트랜지스터(Ml)에 대하여 미리 결정된 채널 임피던스를 설정한 경우, 바이어스 전류(Il)가 확립된다. Il은 전류 미러(10)의 트랜지스터(Q6)에 관한 콜렉터 전류이다.
전류 미러(10)는 다음과 같이 동작한다. 바이어스 전류(Il)는, 강제적으로 트랜지스터(Q6)의 베이스-에미터 전압 강하를, 트랜지스터(Q6)에 대한 콜렉터 전류 특성 곡선상의 전류 레벨(Il)에 해당하는 레벨로 취하게 한다. Q6가 그의 콜렉터에 접속된 베이스를 지니고 있기때문에, Q6는 본질적으로 다이오드와 같이 동작한다. 어떤 베이스-에미터 바이어스 전압은 노드(28)및 VEE레일(30)사이에 확립된다.
고 전력 동작 모드시 Il로 주어진 값으로 고정되어 있기때문에, 노드(28)에 걸린 전압은 고정된다. 이러한 고정 전압은 트랜지스터(Q7-Q9)의 베이스에 인가된다. 트랜지스터(Q7-Q9)가 Q6와 정합되는 경우, 이들 트랜지스터(Q7-Q9)각각은 전류(Il)와 동일한 콜렉터 전류를 지닌다. 이들 콜렉터 전류(I2,I5,I6)는, 당업자라면 알수 있는 바와같이, 트랜지스터(Q6)의 기하학적 구조에 대하여 트랜지스터(Q7-Q9)의 기하학적 구조를 변화시킴으로써 콜렉터 전류(Il)로부터 변경될수 있다. 본 발명의 바림직한 형태가 집적회로이기 때문에, 트랜지스터(Q7,Q8)사이 및 트랜지스터(Ml,M2,M3)사이의 정합은, 이들 트랜지스터가 집적회로 다이(die)상에서 서로 근접하고 전류(Il)의 레벨에 의해 고정되기때문에, 트랜지스터(Q7-Q9)는 전류원으로서 동작하며 모든 조건하에서 그들의 콜렉터 전류를 일정하게 유지하려는 경향이 있다. 그러나, 그것은 Il이 변화하지 않는다는 것을 가정하고 있다.
스위칭 트랜지스터(Q1-Q3)가 공유된 에미터 노드를 지니고 있기때문에, 전류(I2)는 이들 트랜지스터에 의해 공유된다. 따라서, 이들 트랜지스터는 전류(I2)에 대하여 경합한다. 트랜지스터(Q1 또는 Q2)중 어느 것이 턴온되는 경우, 전류(I2)는 턴온되어 있는 트랜지스터(Q1 또는 Q2)의 콜렉터 전류로서 주로 취해진다. 이들 Q3에서 매우 적은 에미터 전류, 결과적으로는 매우 적인 콜렉터 전류가 존재하게 한다. 이는, 트랜지스터(M3)의 채널 양단의 전압 강하가 보다 작기때문에, 노드(16)에서의 전압을 상승시키려는 경향을 갖는다. 이러한 보다 낮은 전압 강하는 노드(16)상의 전압을 VCC에 가깝게 상승시킨다. 노드(16)상의 고전압은 트랜지스터 (Q5)를 턴온시킴으로써, 트랜지스터 (Q5)가 전류원(Q9)를 통해 보다 많은 양의 전류를 강제적으로 흐르게 하기때문에 VO2출력 전압을 상승시키게 한다. 이와는 반대로, 노드(20,22)에서 인가되는 전압에 의해 트랜지스터 (Q1,Q2)중 어느것도 턴온되지 않는 경우, 트랜지스터(Q3)는 에미터 전류(I2)의 전부 또는 대부분을 공급한다. 이는 Q1 및 Q2가 매우 적은 양의 콜첵터 전류를 갖게 한다. 적은 양의 콜렉터 전류가 트랜지스터(M2)의 채널 및 다이오드(Dl)를 통해 흐르고 있는 경우, VCC레일(18)로부터 노드(14)로의 전압 강하는 매우 작다. 이는 노드(24)가 VCC레일(18)상의 전압과 거의 동일하다는 것을 의미한다. 그 반면에, Q3의 콜렉터 전류가 비교적 많은 양이어서, 다이오드(D2) 및 트랜지스터(M3)의 채널 양단의 전압 강하를 증가시킨다. 따라서, 노드(16)에서의 전압은 노드(14)에서의 전압보다 낮게 된다. 노드(14)에서의 고전압은, 트랜지스터(Q4)가 전류원(Q8)을 통해 보다 많은 양의 전류를 구동시키게 함으로써, 노드(24)상의 출력 신호전압(VOl)을 강제적으로 상승시키게 한다. 노드(16)상의 저 전압은 노드(26)상의 전압을 낮게 한다.
클램핑 다이오드(Dl,D2)의 존재는, 노드(14, 16)에서의 전압을 안정화시키려는 경향을 갖고 있기 때문에, 이들 전압은 콜렉터 전류(I3,I4)에서의 변동에 대하여 단지 작게 변동하게 된다. 노드(14, 16)상의 전압 진폭을 제한하는데 유리한 효과는, 출력 노드 각각과 관련하여 있는 기생 용량은 이들 노드상의 전압 진폭이 보다 큰 경우만큼 충전 또는 방전될 필요가 없기때문에, 게이트의 동작을 고속화시키는 것이다.
클램핑 다이오드(Dl,D2)의 존재는 또한, 온도가 상승하는 경우에 트랜지스터(Q1-Q3)의 포화를 방지시키려는 경향을 갖는다. 즉, 노드(20,22,23)상의 입력 전압이 온도 상승에 따라 증가하도록 열 특성(thermal characteristic)을 지니는 회로에 의존하는 경우, 다이오드(Dl,D2)의 존재는 트랜지스터(Q1-Q3)중 어느 하나의 포화를 방지하는 것을 돕는데 바람직스럽다. 베이스 전압이 콜렉터 전압보다도 상승하는 경우 바이폴라 트랜지스터의 포화가 생김으로써, 베이스-콜렉터 접합을 순방향으로 바이어스시킨다. (NPN트랜지스터라고 가정한 경우 ; PNP트랜지스터인 경우에는 이와는 반대임). 다이오드 접합 양단의 전압 강하가 온도 상승에 따라 감소하기 때문에, 노드(14,16)상의 전압은, 다른 모든 조건이 동일한 경우 온도 상승에 따라 증가한다. 따라서, 노드(14,16)상의 전압은 온도 상승에 따라 증가한다. 따라서, 트랜지스터(Q1-Q3)의 베이스상의 전압이 노드(20,22,23)에 입력 전압을 공급자는 회로의 온도 특성에 기인하여 온도 상승에 따라 증가하는 경우, 이들 트랜지스터상의 베이스 전압의 이러한 증가는 노드(14,16)상의 콜렉터 전압의 대응하는 증가에 의해 보상된다. 이는, 온도 상승때문에 트랜지스터(Q1-Q3)가 본의 아니게 포화 상태로 되는것을 방지하려는 경향을 갖는다.
다이오드(Dl,D2)를 존재시킴으로써 생기근 이점에 대하여 고려되어야 하는, 이들 다이오드를 존재시킴으로써 생기는 2가지 단점이 있다. 첫째로, 하나의 순방향으로 바이어스된 다이오드 양단의 접합 강하와 동일한 변화 비율때문에, 다이오드(Dl,D2)의 온도의존성은 온도 상승에 따라 논리 진폭을 보다 작게 한다. 이러한 이유는, 다이오드(Dl,D2)를 통한 전류의 일정값에 대하여, 이들 다이오드 양단의 접합 전압 강하가 1.5mV/℃의 비율로 감소하기 때문이다. 따라서, Q1 또는 Q2중 어느것이 콜렉터 노드(14)를 저 논리 레벨로 유지하도록 고 전류 레벨을 끌어내고 이러한 전류가 온도 상승에 대하여 일정하게 유지되는 경우, 다이오드(Dl)양단의 전압 강하에서의 결과적인 감소는 노드(14)상의 저 논리 레벨을 1.5mV/℃의 비율로 증가 시키게 한다. 출력 노드(24)에 대하여는, 2개의 다이오드 강하가 작용을 개시한다. 즉, Dl양단의 다이오드 강하 및 또한 강하하고 있는 Q4의 베이스-에미터 접합 양단의 다이오드 강하가 작용을 개시한다. 그 결과는, 2개의 순방향으로 바이어스된 다이오드 양단의 접합 강하에서의 감소의 합의 함수로서 논리 진폭의 저 전압 레벨이 증가하는 것이다.
온도 상승에 따라 논리 진폭이 감소한다는 사실은, 회로의 잡음 여유(noise margin)를 열화시키는 경향을 갖는다 그러므로, 온도 상승에 따른 감소하는 잡음 여유는 심각한 결점이 아니다.
다이오드(Dl,D2)가 존재하는 것의 결점은, 이들 다이오드의 접합 용량이 전제적인 기생 용량에 부가되어, 출력 노드(14, 16)에 영향을 주는 것이다. 그러나, 속도에 있어서의 약간의 손실은, 본 발명을 사용하는 것에 의해 허용되는 전력 절약에 있어서의 큰 이득에 의해 보상된다. 더우기, 다이오드(Dl,D2)가 존재함으로써, 입력 신호가 변화하는 경우에 2개의 출력이 동시에 새로운 상태를 향해 이동하지 않는다고 하는 의미에서의 데드 밴드(dead band)가 생긴다. 그 대신에, 한 출력이 즉시 변화를 개시하지만 타 출력은 즉시 이동하지 않는다. 이러한 특성은, MOS트랜지스터와 병렬로 연결된 다이오드로 구성된 복합 부하의 비선형성에 기인하며, 어떤 상황하에서는 유용하다.
다이오드(Dl,D2)의 존재는, 노드(14,15)상의 전압을, 전류원 및 전류 싱크 능력의 정합에 의존하여 약간 낮게함으로써, 이들 전압을 보다 예측가능하게 한다. 다이오드(Dl,D2)가 존재하지 않는 경우, 노드(14,16)상의 전압 진폭은, MOS트랜지스터 (M2,M3)의 채널을 통해 노드(14,16)에 공급되는 전류의 크기와, 트랜지스터(Q1-Q3)에 의해 노드(14,16)로부터 인출되는 콜렉터 전류(I3,I4) 사이의 정합에 보다 강하게 의존한다. 즉, 트랜지스터(Q1)가 트랜지스터(M2)의 채널을 통해 공급되는 것보다 많은 전류를 노드(14)로부터 인출하는 그러한 방식으로 구동되고, 또한 이러한 차이를 보상하기 위한 여분의 전류를 공급하는 다이오드(Dl)가 존재하지 않는 경우에, M2양단의 전압을 증가함으로써 Q1 또는 Q2를 포화시킬 가능성이 있다.
저전력 모드로의 스위칭 :
ECL게이트가 저전력 모드로 스위칭되는 경우, 버스(12)로 부터의 모드 신호는 트랜지스터 (M2,M3) 및 전류 미러부하트랜지스터(Ml)를 그들의 임피던스 상태로 스위칭하게 한다. 노드(14)가 저전력 모드로 스위칭하기에 앞서 저 논리 상태에 있는 경우, 노드(14)는 저전력 모드로 스위칭한 후에 그러한 저논리 상태로 유지되어야 한다. 이러한 모드가 Ml의 임피던스를 실질적으로 증가하게 하기 때문에, 바이어스 전류(Il)는 실질적으로 적어진다. 그 결과, 트랜지스터(Q6)의 베이스-에미터 전압이 ll에 대한 새로운 저레벨을 지지하기 위한 레벨로 완화되게 한다. 이는 다른 바이어스 전류(I2,I5,O6)가 노드(28,30)사이의 베이스-에미터 전압의 새로운 저레벨의 함수로서 새로운 저레벨을 취하게 한다 전류(I2)의 낮은 값의 결과로서, 트랜지스터 (Q1,Q2)는 전류(I3)의 어느 정도 적은양을 노드(I4)로 부터 인출하고 있다. 노드(I4)를 저논리 레벨로 유지하기 위하여, MOS트랜지스터는, 트랜지스터 (Ml)의 채널 양단의 전압강하를, 전류(13)의 새로운 보다 낮은 레벨에서, I3가 보다 높은 값을 지닌 경우 상기 채널 양단에 존재한 것과 실질적으로 동일한 값이게 하는 보다 높은 임피던스를 취하여야 한다. 모드 신호의 기능은, 모든 MOS트랜지스터가 저전력 모드에 대하여 보다 높은 임피던스 상태를 취하여 바이어스 전류를 보다 낮은 레벨로 줄임과 동시에, 게이트의 논리 상태를 보존하게 하는 것이다.
클램핑 다이오드(Dl,D2)를 존재케 하여서 노드(14,16)상의 전압을 보다 예측 가능하게 하는 이점은 또한, 다른 방식으로 달성될 수 있다. 이는, 다이오드(Dl,D2)를 제거하고, 트랜지스터 (M2,M3)를 통해 출력노드(14,16)에 공급되는 전류가 트랜지스터(Q1-Q3)에 의해 이들 노드로 부터 인출되는 전류(I3,I4)와 정합하도록 MOS트랜지스터(M2,M3)를 트랜지스터(Ml)와 정합된 관계로 설계함으로써 행해진다 이러한 개념을 부연하면, 전류 미러의 동작 때문에, Q7의 콜렉터에서의 전류 밀도는 Q6의 콜렉터에서의 전류 밀도와 동일하게 된다. Il이 트랜지스터(Ml)의 설계 및 적절한 모드 제어 신호의 인가에 의해 제어될 수 있기 때문에, 트랜지스터 (Q6,Q7)의 물리적 치수가 동일한 경우에 I2는 Il과 동일하게 제어될 수 있다. I2가 이미 알고 있는 값이기 때문에, 콜렉터 전류(I3,I4)는 노드(20,22,23)상의 입력 전압의 주어진 상태에 대하여 알게 된다. 그러므로, MOS트랜지스터(M2,M3)는 트랜지스터(Q1-Q3)에 의해 출력 조드(14,16)로부터 인출된 전류와 상기 MOS 트랜지스터를 통해 출력 노드(14,16)로 공급되는 전류를 정합하도록 트랜지스터(Ml)의 설계에 대하여 설계될 수 있다. 물론, 키르히 코프 법칙에 의해, 노드(14,16)로 흐르는 전류는 이들 노드로 부터 흐르는 전류와 항상 동일하게 된다. 트랜지스터 (Ml)의 특성에 대하여 트랜지스터 (M2,M3)를 적절하게 정합시킴으로써, 비교적 정밀한 정합이 달성될 수 있으며, 다이오드(Dl,D2)는 제거될 수 있다.
클램핑 다이오드(Dl,D2)를 존재하게 하기위한 주 이유는 MOS트랜지스터 채널의 저항을 정확하게 제어하는데 있어서의 곤란성 때문이다. MOS트랜지스터 구조의 도우핑 및 모드 제어 신호의 제어에 있어서의 여러가지 변화가 생길 수 있다. 이들 변화는 저 전력 모드 및 고 전력 모드에서의 트랜지스터(M2,M3)의 채널 저항에 있어서의 어느 정도의 예측 불가능성을 야기 시킨다. 이들 저항이 정확하게 제어될 수 없기 때문에, ECL게이트의 바이폴라 스위칭 트랜지스터의 전류 싱크 능력과 비교하여 MOS트랜지스터의 전류원능력의 정확한 정합이 어렵게 된다. 클램핑 다이오드(Dl,D2)의 존재는, 전류 싱크 능력에 대한 전류원 능력의 정확한 정합에 대한 필요성을 실질적으로 감소시킨다.
상기 다이오드의 클램핑 효과를 이용하기 위하여, 입력이 저 출력을 야기시키도록 적절한 논리 상태에 있는 경우 다이오드(Dl,D2)가 60mV/decade 영역에서 동작하기위해 MOS트랜지스터(M2,M3)를 거친 채널전류가 12보다 적도록 Ml에 대하여 M2 및 M3가 사이즈에 따라 분류되어야 한다. 출력 노드(14, 16)로 부터의 전류와 출력 노드(14, 16)내로의 전류를 정합시키는데 필요한 여분의 전류는 상기 다이오드를 통해 공급되며 상기 다이오드는 I-V곡선의 적절한 영역에서 바이어스되어 노드(14, 16)상의 전압을 적절하게 제어한다. 그러한 경우에, MOS트랜지스터의 채널을 통해 공급되는 전류, 예를 들면 노드(14)의 경우에 IM2에, 다이오드를 통해 공급되는 전류(ID)를 더한 것이 트랜지스터(Q1,Q2)의 콜렉터 전류(I3)와 정합하게 된다.
제2도를 검토하면 알수있는 바와 같이, 다이오드(ID)를 통한 전류는, 다이오드 정합 양단의 접합전압강하를 실질적으로 변화시키지 않고서도 다이오드 특성 곡선의 어느 부분상에서 대량으로 변활될 수 있다. 예를 들면, 제 2도의 점(42, 44)사이의 영역에 대하여 다이오드를 통한 전류에 있어서의 변화가 많을 경우 상기 접합 강하에 있어서의 변화는 매우 적게 생긴다. 따라서, 노드(14, 16)상의 전압은, 다이오드(Dl,D2)를 통한 전류가 다이오드 특성 곡선의 60mV/decade부분내에 머무르도록 회로를 구성 및 바이어싱 함으로써 보다 정확하게 제어될 수 있다.
바람직한 실시예에 있어서, 트랜지스터(Ml-M3)는 P-채널 MOS디바이스이다. 그러나, 다른 실시예에 있어서는, 트랜지스터(Ml-M3)가 N-채널 디바이스일 수 있다. N-채널 디바이스가 사용되는 경우에는, 몇가지 장단점이 있다. P-채널 디아비스는 다수 캐리어가 정공(hole)이며, 소오스가 드레인에 대하여 양(+)인 이점을 지닌다. 따라서, 드레인은 VCC레일에 접속된다. 이는, 트랜지스터를 턴온 및 턴오프시키기 위한 게이트-소오스 전압이 항상 알려져 있게 하도록 디바이스의 임계값이 고정되고 Vcc가 고정되어 있다는 점에서 트랜지스터(Ml-M3)를 턴온시키는데 필요한 게이트-소오스 전압이 확정적이라는 것을 의미한다. 그러나, P-채널 디바이스는 N-채널 디바이스 보다 단위 면적당 적은 전류를 공급할 수 있다. 실제로, 주어진 게이트-소오스 전압 및 주어진 임계값에 대하여 동일한 전류를 공급하기 위하여 P-채널 디바이스는 N-채널 디바이스의 2배의 크기이여야 한다. 따라서, 본 발명이 사용되는 시스템에서 칩 면적이 보존되어야 하는 경우, 트랜지스터(Ml-M3)에 대하여 NMOS디바이스를 사용하는 것이 바람직한 데, 그 이유는 NMOS 디바이스나 주어진 전류원 능력에 대하여 보다 소형화 될수있기 때문이다.
NMOS디바이스를 사용하는 데 있어서의 단점은, NMOS에 있어서, 전자가 다수 캐리어이므로 N-채널 디바이스의 소오스가 출력 노드(14, 16)에 접속되어야 한다는 것이다. 출력 노드(14, 16)상의 전압이 고정되어 있지 않고, 클램핑 다이오드(Dl,D2)가 존재하고 있지 않으며 정합이 정화하게 이행되지 않는 경우에 불확정될 수 있기 때문에, M2 및 M3의 NMOS구조의 채널의 저항을 제어하는데 필요한 게이트-소오스 전압은 또한, 다소 불확실하다. NMOS디바이스가 Ml-M3에 사용되는 경우, 상기 트랜지스터가 저임피턴스 상태에 있고, 게이트-소오스 전압이 제로(ZERO)인 경우 상기 트랜지스터를 통해 전류가 흐르도록 상기 트랜지스터들의 채널이 도우핑 된다. 회로를 전력 상태에 있게 하기 위하여, 트랜지스터 (Ml,M3)는 게이트-소오스 전압을 음(-)으로 구동시켜 트랜지스터(M1,M3)의 채널을 통해 흐르는 전류를 감소시켜야 한다. 노드(14, 16)상에 존재할수 있는 어느 전압에 대해서도 저전력 모드가 바람직스러운 경우에 트랜지스터(Ml-M3)를 항상 턴오프시킬수 있도록 버스(12)상의 모드 제어 신호가 충분히 음(-)으로 구동되는 경우에 NMOS디바이스가 사용될 수 있다.
시스템 설계에 있어서 속도가 주요 관심사인 경우에 NMOS디바이스가 또한 바람직스럽다. 즉, NMOS디바이스(Ml-M3)에 전용되는 주어진 칩 면적에 대하여, 이들 디바이스가 P-채널인것 보다 N-채널인 경우에 보다 많은 전류가 공급될수 있다. 보다 많은 전류라함은 동작 속도가 보다 빠르다는 것을 의미한다.
[발명의 이점]
본 발명의 주요한 이점은, 논리의 성능을 측정하는데 전형적으로 사용되는 속도/전력 곡선상의 위치를 변화시킬 수 있다는 것이다. 즉, 본 발명을 사용하는 ECL게이트는, 실제 스위칭이 이행되지 않는 경우 상기 곡선상의 매우 낮은 전력 점에서 동작할 수 있으며, 스위칭이 이행되는 경우 상기 곡선상의 고 전력, 고속 위치로 이동될 수 있다. 그의 총체적인 효과는, 평균적인 전력 소비가 실질적으로 적으면서 다른 고 전력 ECL게이트와 같은 정도의 속도로 스위칭하는 ECL게이트를 지니는 것이다. 전체적인 전력 절약은, 동작 속도에는 거의 악 영향을 주지 않으므로, 매우 인상적일 수 있다. MOS트랜지스터 및 클램핑 다이오드와 관련된 기생 용량이 출력 노드에 접속되어 있기 때문에, 본 발명과 관련하여 다소 동작 속도에 있어서의 희생이 따른다. 이러한 기생 용량은, 전형적으로는, 대략 50피코초 정도의 스위칭 속도의 저하를 야기시킬 수 있다.
그러나, 이러한 희생은 전력 절약에 의해 상쇄되는 것 보다 크다. 전형적으로, 메모리 시스템 설계에 있어서, 전력의 제한은 설계자에게 부과된다. 설계자는, 전력 제한 이내가 되는 속도/전력 곡선상의 동작점을 선택하여야 하며, 그러한 전력 레벨에서 동작하는 데 본연의 속도를 만족하여야 한다. 본 발명을 사용하는 경우, 설계자는 동작하기를 바라는 점에서의 속도를 선택할 수 있으며, MOS트랜지스터 (Ml-M3)를 적절하게 사이즈에 따라 분류 및 도우핑 함으로써 동작하는 저 전력 레벨을 선택할수 있다. 설계자는, 저 전력상태를 매우 낮게할수 있기 때문에, 시스템의 전력 제한이내에 용이하게 머물면서, 그가 원하는 동작 속도를 얻을 수 있다.
본 발명을 사용하여 달성될 수 있는 절약의 한 예로서, 본 발명이 대형 메모리 내의 워드라인 또는 비트라인을 구동시키는 데코더로서 사용되는 경우를 생각해 보기로 한다. 전형적으로, 대형 메모리는 그러한 데코더는 256 또는 512개 지니고 있다. 또한, 설계자가 200피코초 게이트 지연에서 동작하기를 바라는 경우를 생각해 보기로 한다 이러한 게이트 지연을 달성하기 위하여, 게이트는 200μA에서 동작하여야 한다. 또한, 시스템의 전력 제한이 각각의 게이트를 500μA에서 동작하게 하는 경우를 생각해 보기로 한다. 이는, 이러한 전력 레벨에서 동작하는 게이트에 대하여 게이트 지연을 800피코초, 또는 설계자가 소망하는 것보다 4배 길게 한다. 본 발명이 사용되는 경우, 전력 제한이 만족될 수 있으며, 게이트 지연은 250피코초에 지나지 않는다. 물론, 보다 많은 게이트가 사용되거나, 시스템이 보다 엄격한 전력 제한을 지니는 경우에, 이러한 절약은 보다 커진다.
제3도는 본 발명의 전형적인 적용예를 도시한 것이다. 게이트(46)전체의 집합은, 메모리 회로에서의 비트라인 또는 워드라인(48)로 구동시키는 데코더를 포함한다. 상기 비트라인 또른 워드라인은 공통 전류 싱크(50)에 접속되어 있으며, 상기 공통 전류 싱크는 상기 데코더를 포함하는 게이트의 집합체에서의 단지 하나의 게이트로부터 출력 전류를 싱크(sink)시키도록 설계되어 있다. 이러한 공통 전류 싱크는, 종래에는 고논리 레벨에서 저 논리 레벨로 복귀시키는데 사용되고 있다. 고 레벨에서 저 레벨로의 복귀는, 각각의 출력부하 용량(CL) 관련되어 있으며 이러한 라인의 복수개의 데코더의 출력에 접속됨으로써 야기되는 라인(48)과 관련되어 있는 기생 용량으로부터 전류를 인출하는 공통 전류 싱크(50)에 의해 이행된다. 대개는, 데코더내의 게이트중 하나만이 어느 주어진 시간에서 고 레벨이다. 상기 데코더내의 게이트가 종래의 설계로 되어있으며 본 발명의 스위칭가능한 부하 임피던스를 사용하지 않는 경우에, 이들 종래의 게이트에의 전력이 차단된다면, 그들의 진(true) 및 보수 출력이 고 논리상태로 된다. 이는 고 전력 상태에서 저 전력 상태로의 천이점에 존재하는 논리 상태를 보존할 수 없을뿐더러, 공통 전류 싱크(50)를 함몰시킨다. 고 전력 모드가 데코더의 모든 게이트(46)에 복귀되는 경우(상기 게이트가 선행기술의 게이트인 경우), 공통 전류 싱크(50)는, 고레벨로부터 저레벨로 복귀하도록 단지 하나의 게이트에 대립되는 것으로서, 상기 모든 게이트의 기생 용량으로부터의 출력 전류를 싱크시켜야 한다. 따라서, 그와같은 게이트가 10개인 경우 고 레벨로부터 저 레벨로의 복귀는, 본 발명을 사용하는 경우와 비교하여 10배가 더 오래 걸린다.
제4도는 본 발명이 사용되는 다른 적용예를 도시한 것이다. 제4도에 있어서, 도면 부호(50)로 도시된 부울식의 항을 구현하는 복수개의 게이트는 공통 버스(52)에 논리합(OR)으로 결합되어 있다. 즉, 게이트(54)는 이네이블(A')신호와 논리곱(ADN)으로 연산된 논리 항(A'; A가 아님)을 공급한다. 게이트(56)는 부울식(50)을 이루는 제2의 항을 공급하고, 게이트(58)는 부울식(50)을 이루는 제3의 항을 공급한다. 관심있는 상태에서, 이들 항중 단지 하나만이 어느 주어진 시간에 활성상태로 된다. 따라서, 제1의 항의 활성 상태로되는 경우, 라인(60)은 고 레벨로 되며 라인(62,64)은 저 레벨로 된다. 게이트(54,56,58)가 종래의 것인 경주, 게이트(56,58)는, 게이트의 라인(62,64)이 버스를 제어하여 버스(52)가 부울식(50)에서 나타난 입력 신호의 진(true)의 반영이 아닌 신호를 전송하게 하는것을 방지하도록 상기 게이트의 라인(62,64)을 저 논리 레벨로 유지하기 위하여 고 전력 상태로 유지되어야 한다. 즉, 버스(52)는 도면번호(50)로 도시된 부울식을 나타내는 신호를 더 이상 전송하지 않는다. 그러나, 본 발명을 사용하는 경우에는, 게이트(56,58)는 저 전력 상태로 강하될수 있으며, 라인(62,64)은 저 레벨로 유지된다. 따라서, 버스(52)는 부울식(50)에 의해 한정된 신호를 전송하면서 전력은 게이트(56,58)에서 절약된다.
본 발명을 사용하는 것은, 고 전력 모드에서 존재했던 게이트의 출력 노드상의 전압을 정확하게 보존하지는 않는다. 특정의 출력이 고 전력 상태에서 저 논리 레벨인 경우, 이러한 저 논리 레벨은, 상기 게이트가 전력 강하되는 경우 대략 120mV정도 증가된다. 마찬가지로, 특정의 출력이 고 전력 모드에서 논리 고레벨인 경우에, 그의 전압은, 상기 게이트가 전력 강하되는 경우 대략 60mV증가한다. 그러나, 이들의 약간의 변화는, 종래기술의 게이트가 사용되고 전력 강하 조작이 시스템내의 논리 레벨을 변화시키는 경우 이러한 경우일지도 모르지만, 본 발명을 사용하는 시스템의 동작을 변경시키기에 충분하기 않다.
본 발명이 바람직한 실시예 및 상기에 기술한 변형 실시예에 관하여 기술되었지만, 당업자는 본 발명의 진정한 사상 및 범위로부터 이탈하지 않고서도 합체될 수 있는 여러 변형예를 인식할 것이다. 그러한 모든 변형예는 첨부된 특허청구의 범위내에 포함되고자 의도한 것이다.

Claims (14)

  1. 실질적으로 논리 출력 전압을 보존하면서 고 전력 모드 및 저 전력 모드 사이에서 공통 에미터 단자를 지니는 최소한 2개의 바이폴라 스위칭 트랜지스터(Q2,Q3)를 지니는 에미터 결합 논리 (ECL, Emitter Coupled Logic)게이트의 전력 소비를 변화시키는 장치에 있어서, 모드 제어 신호를 수신하는 모드 제어 버스(12), 상기 모드 제어 신호에 응답하여 고 레벨 또는 저 레벨중 어느 하나로 상기 트랜지스터(Q2,Q3)모두를 통하여 바이어스 전류를 확립하는 수단(Ml), 및 상기 모드 제어 신호에 연결되어, 상기 ECL이 상기 고 레벨의 바이어스 전류에서 동작하는 경우의 제1의 임피던스 레벨로부터 상기 저 레벨의 바이어스 전류에서 동작하는 경우의 보다 높은 제2의 임피던스 레벨로 부하 임피던스를 스위칭시키는 수단(M2,M3)을 포함하는 ECL게이트의 전력 소비를 변화시키는 장치.
  2. 제1항에 있어서, 상기 바이어스 전류를 확립하는 수단은, 상기 모드 제어 신호를 수신하도록 상기 모드 제어 버스에 연결된 게이트를 지니는 MOS트랜지스터 및 바이어스 전류 입력 단자를 지니며 상기 ECL게이트의 공통 에미터 단자에 연결된 공통 에미터 출력 단자를 지니는 전류 미러(10)이고, 상기 MOS트랜지스터 DC바이어스 전압원과의 연결을 위한 전력 단자와 상기 전류 미러(10)의 바이어스 전류 입력(Il)사이에 연결된 소오스 및 드레인을 지니는 ECL게이트의 전력 소비를 변화시키는 장치.
  3. 제2항에 있어서, 상기 MOS트랜지스터(Ml)는 PMOS인 ECL게이트의 전력 소비를 변화시키는 장치.
  4. 제2항에 있어서, 상기 MOS트랜지스터(Ml)는 NMOS인 ECL게이트의 전력 소비를 변화시키는 장치.
  5. 제2항에 있어서, 상기 스위칭 수단(M2,M3)은, 상기 ECL게이트를 이루는 바이폴라 스위칭 트랜지스터(Q2,Q3) 각각에 대한 콜렉터 전류가 상기 MOS트랜지스터중 하나를 통해 흐르도록 상기 모드 제어 버스 및 상기 ECL게이트에 연결된 소오스 및 드레인을 지니는 최소한 2개의 MOS트랜지스터이며, 상기 모드 제어 버스는 상기 저 전력 바이어스 전력 모드 및 고 전력 바이어스 전류 모드 사이 및 상기 2가지 임피던스 상태 사이로의 스위칭을 야기시키도록 상기 바이어스 전류를 확립하는 수단(Ml) 및 상기 스위칭 수단(M2,M3) 모두를 이루는 MOS트랜지스터의 게이트에 연결되어 있는 ECL게이트의 전력 소비를 변화시키는 장치.
  6. 제5항에 있어서, 상기 스위칭 수단(M2,M3)을 이루는 MOS트랜지스터는 PMOS인 ECL게이트의 전력 소비를 변화시키는 장치.
  7. 제5항에 있어서, 상기 스위칭 수단(M2,M3)을 이루는 MOS트랜지스터는 NMOS인 ECL게이트의 전력 소비를 변화시키는 장치.
  8. 제5항에 있어서, 콜렉터 전류가 상기 바이폴라 트랜지스터(Q2,Q3)내로 흐를수 있는 부자적인 경로를 제공하는 방식으로 스위칭 수단(M2,M3)을 이루는 MOS트랜지스터 각각의 소오스 및 드레인 단자에 연결된 클램핑 다이오드 수단(Dl,D2)을 부가적으로 포함하는 ECL게이트의 전력 소비를 변화시키는 장치.
  9. 제5항에 있어서, 상기 바이폴라 스위칭 트랜지스터(Q2,Q3)의 콜렉터상의 전압을 미리 결정된 전압 범위로 클램핑시키는 수단(Dl,D2)을 부가적으로 포함하는 ECL게이트의 전력 소비를 변화시키는 장치.
  10. 제8항에 있어서, 상기 바이어스 전류를 확립하는 수단(Ml) 및 상기 스위칭 수단(M2,M3)을 이루는 MOS트랜지스터는, 상기 다이오드(Dl,D2)를 60mv/decade 영역에서 동작하게하는 전류량만큼 상기 스위칭 수단(M2,M3)을 이루는 MOS트랜지스터가 상기 바이폴라 콜렉터 전류보다 적은 전류를 공급하도록 도우핑 및 임계 레벨을 지니며 사이즈에 따라 배열되어 있는 ECL게이트의 전력 소비를 변화시키는 장치.
  11. 논리 게이트 전력을 공급하기 위한 전력공급 입력(VCC)과 상기 논리게이트의 D.C. 전압 입력 노드 사이에 연결된 소오스 및 드레인을 지니는 제1의 MOS트랜지스터(M2)로서, 상기 MOS트랜지스터가 고 임피던스 상태와 저 임피던스 사이로 스위칭되게 하기위한 모드 제어 신호를 전송하는 라인과의 연결용 게이트를 지니는 제1의 MOS트랜지스터(M2), 상기 논리 게이트를 통하여 바이어스 전류의 조정된 유동을 제공하는 전류 미러(10), 및 상기 전류 미러용 전류 공급단자(VCC)와 상기 전류 미러를 이루는 D.C. 전압입력 노드(28)사이에 연결된 소오스 및 드레인 단자를 지니며, 상기 모드 제어 신호와의 연결용 게이트를 지님으로써 상기 전류 미러에 연결된 제2의 MOS트랜지스터(Ml)를 포함하는 논리게이트에 선택가능한 전력 소비 레벨을 제공하는 장치.
  12. 고 전력소비, 고속 스위칭 모드와 저전력, 유휴 모드 사이로 ECL회로를 스위칭하기 위해 공유 에미터 라인에서 흐르는 공통 에미터 바이어스 전류를 기준 전위와 공유하도록 연결되어 있으며 베이스, 에미터 및 콜렉터를 지니는 2개의 바이폴라 트랜지스터(Q2,Q3)를 지니는 ECL회로를 동작시키는 방법에 있어서, 제1의 전류 레벨과 보다 낮은 제2의 전류 레벨 사이로 상기 바이폴라 트랜지스터(Q2,Q3)에 의해 공유된 공통 에미터 바이어스 전류를 스위칭하는 단계, 및 어느 한 동작 모드로도 실질적으로 변화되지 않는 기준전위 전압차로 콜렉터를 유지하도록 상기 제1의 전류 레벨에 동작하는 경우의 제1의 임피던스 상태로부터 상기 보다 낮은 제2의 전류 레벨에서 동작하는 경우의 보다 높은 제2의 임피던스 상태로 상기 바이폴라 스위칭 트랜지스터(Q2,Q3)용 부하 임피던스를 동시에 스위칭하는 단계를 포함하는 ECL회로를 동작시키는 방법.
  13. 제12항에 있어서, 상기 제1 의 전류 레벨 및 상기 제2의 전류 레벨 사이로 바이어스 전류를 스위칭하는 단계는, 공유 에미터 전류 레벨을 제어하는 전류원(10)의 바이폴라 트랜지스터(Q6)의 콜렉터 전류 레벨을 도통 및 제어하는 채널을 지니는 MOS트랜지스터(Ml)의 게이트에 모드 제어 신호를 인가하고, 한 레벨이 상기 제1의 전류 레벨을 흐르게하며 타 레벨이 상기 보다 낮은 제2의 보다 낮은 에미터 바이어스 전류 레벨을 흐르게 하는 최소한 2개의 레벨을 상기 모드 제어 신호가 취하게 함으로써 이행되는 ECL회로를 동작시키는 방법.
  14. 제13항에 있어서, 상기 부하 임피던스를 스위칭하는 단계는, MOS트랜지스터(M2, M3)를 제1의 임피던스 레벨 및 제2의 임피던스 레벨 사이로 스위칭하게 하도록 상기 바이폴라 스위칭 트랜지스터(Q2,Q3)의 콜렉터 전류가 흐르는 MOS트랜지스터(M2, M3)의 게이트에, 상기 제1의 레벨 및 상기 제2의 레벨 사이로 바이어스 전류를 스위칭하는데 사용된 동일한 모드 제어 신호를 인가하는 단계를 포함하는 ECL회로를 동작시키는 방법.
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