JPS63104300A - 電圧判定回路 - Google Patents
電圧判定回路Info
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- JPS63104300A JPS63104300A JP61249850A JP24985086A JPS63104300A JP S63104300 A JPS63104300 A JP S63104300A JP 61249850 A JP61249850 A JP 61249850A JP 24985086 A JP24985086 A JP 24985086A JP S63104300 A JPS63104300 A JP S63104300A
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- 230000007257 malfunction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
ＰチャネルトランジスタとＮチャネルトランジスタを用
いたことを特徴とするテストモード判定回路。
いたことを特徴とするテストモード判定回路。
本発明は電圧判定回路、特に半導体記憶装置のテストモ
ード判定回路に関する。
ード判定回路に関する。
１ＭのＤＩ？ＡＭにはテスト端子があり、このテスト端
子に電源Ｖｃｃより高い電圧ＶＴＥを加えるとチップは
テストモードになり、テスト時間短縮を実現するものが
ある。即ちＤＲＡＭチップが製作完了すると書込み／読
取りなどのテストを行ない、良品か否かチェックするが
、書込み／読取りは１ビツトずつ行なうので大容量にな
ると時間がか−る。そこでテストモードを設けてこのモ
ードでは複数ビット同時書込み／読出しを行ない、時間
短縮を図っている。この種のＤＲＡＭでは、テスト端子
の電圧がテストモードとなるに十分のものであるか否か
（Ｖｃｃより所定値以上高い電圧であるか否か）判定す
る回路が設けられている。従来のこの種回路の例を第２
図に示す。
子に電源Ｖｃｃより高い電圧ＶＴＥを加えるとチップは
テストモードになり、テスト時間短縮を実現するものが
ある。即ちＤＲＡＭチップが製作完了すると書込み／読
取りなどのテストを行ない、良品か否かチェックするが
、書込み／読取りは１ビツトずつ行なうので大容量にな
ると時間がか−る。そこでテストモードを設けてこのモ
ードでは複数ビット同時書込み／読出しを行ない、時間
短縮を図っている。この種のＤＲＡＭでは、テスト端子
の電圧がテストモードとなるに十分のものであるか否か
（Ｖｃｃより所定値以上高い電圧であるか否か）判定す
る回路が設けられている。従来のこの種回路の例を第２
図に示す。
この図で１０はテスト端子、Ｔｒ＋〜Ｔｒｍはゲートを
ドレインへ接続したＮチャネルＭＯ３Ｉ−ランジスタ、
ＴｒＬはゲートを電源Ｖｃｃへ接続したＮチャネルＭＯ
３）ランジスタで、これらのトランジスタＴｒ１〜Ｔｒ
ｍ、 ＴｒＬは直列にしてテスト端子１０とグランドＶ
ｓｓ間に接続し、トランジスタＴｒ＋ｎとＴｒＬの接続
点Ｐにインバータ１２０入力端を接続し、該インバータ
の出力■を判定出力とする。テスト端子１０にテスト電
圧ＶＴＥが加えられない状態ではトランジスタＴｒ＋−
Ｔｒｍはオフ、トランジスタＴｒＬがオンであるから点
Ｐの電位はＬ（ロー）レベル、インバータ１２の出力■
はＨ（ハイ）レベルであり、これはノーマルモードを指
示する。端子１０に電源Ｖｃｃより高いテスト電圧ＶＴ
Ｅが印加されると、トランジスタＴ ｒ ＋ −Ｔｒｍ
はオンとなるがそれぞれ閾値ｖｔｈだけ電圧降下を生じ
るから点Ｐの電位はＶ邦−ｍＶｔｈになり、インバータ
１２はこれをＨレベルと判定して（そのようにトランジ
スタＴｒ１〜Ｔｒｎ＋の個数およびインバータのＨ，Ｌ
判定闇値を定める）出力■をＬレベルにする。これはテ
ストモードを指示する。
ドレインへ接続したＮチャネルＭＯ３Ｉ−ランジスタ、
ＴｒＬはゲートを電源Ｖｃｃへ接続したＮチャネルＭＯ
３）ランジスタで、これらのトランジスタＴｒ１〜Ｔｒ
ｍ、 ＴｒＬは直列にしてテスト端子１０とグランドＶ
ｓｓ間に接続し、トランジスタＴｒ＋ｎとＴｒＬの接続
点Ｐにインバータ１２０入力端を接続し、該インバータ
の出力■を判定出力とする。テスト端子１０にテスト電
圧ＶＴＥが加えられない状態ではトランジスタＴｒ＋−
Ｔｒｍはオフ、トランジスタＴｒＬがオンであるから点
Ｐの電位はＬ（ロー）レベル、インバータ１２の出力■
はＨ（ハイ）レベルであり、これはノーマルモードを指
示する。端子１０に電源Ｖｃｃより高いテスト電圧ＶＴ
Ｅが印加されると、トランジスタＴ ｒ ＋ −Ｔｒｍ
はオンとなるがそれぞれ閾値ｖｔｈだけ電圧降下を生じ
るから点Ｐの電位はＶ邦−ｍＶｔｈになり、インバータ
１２はこれをＨレベルと判定して（そのようにトランジ
スタＴｒ１〜Ｔｒｎ＋の個数およびインバータのＨ，Ｌ
判定闇値を定める）出力■をＬレベルにする。これはテ
ストモードを指示する。
なお端子１０にＶＴＥが印加されたときもトランジスタ
ＴｒＬはオンであるが、ＴｒＬのｇｍは小さいのでノー
ドＰの電位はＶＴＥ −ｍ Ｖ ｔｈになる。図示の如
く接続されたトランジスタＴｒ＋〜Ｔｒｍはダイオード
と等価で、一定電圧（ｍＶｔｈ）降下素子として機能す
る。
ＴｒＬはオンであるが、ＴｒＬのｇｍは小さいのでノー
ドＰの電位はＶＴＥ −ｍ Ｖ ｔｈになる。図示の如
く接続されたトランジスタＴｒ＋〜Ｔｒｍはダイオード
と等価で、一定電圧（ｍＶｔｈ）降下素子として機能す
る。
テスト端子に加えられた電圧ｖＴＥがテストモードにな
るに十分な電圧であるか否かを判定するには、該電圧Ｖ
ＴＥが電源Ｖｃｃより余裕αだけ高い必要があり、そし
て該αは第３図に示すようにＶｃｃが変っても一定であ
ることが望ましい。しかし第２図の回路では第４図に示
すようにＶｃｅが低電圧である範囲でαが大になる傾向
があり、α＝一定の要求は満足されない。電源Ｖｃｃは
通常動作中は５■一定に保たれ、許容変動幅は僅かなも
のであるが、テストモードではＶｃｃを大幅に変えるこ
とがある。この状態でもαが一定であることが望まれる
。
るに十分な電圧であるか否かを判定するには、該電圧Ｖ
ＴＥが電源Ｖｃｃより余裕αだけ高い必要があり、そし
て該αは第３図に示すようにＶｃｃが変っても一定であ
ることが望ましい。しかし第２図の回路では第４図に示
すようにＶｃｅが低電圧である範囲でαが大になる傾向
があり、α＝一定の要求は満足されない。電源Ｖｃｃは
通常動作中は５■一定に保たれ、許容変動幅は僅かなも
のであるが、テストモードではＶｃｃを大幅に変えるこ
とがある。この状態でもαが一定であることが望まれる
。
また第２図の回路ではトランジスタＴ ｒ Ｉ”Ｔ ｒ
ｍはｖｔｈの値により１０（［！ｉｔ以上で構成される
場合もあり、大きな面積を必要とする。またＶＴＥがテ
ストモードでない電位である場合の本回路の消費電流や
テスト端子に流れる電流が問題になる。即ち端子１０に
テスト電圧ＶＴＥが加えられないフローティングの状態
では不安定で、何らかの理由で端子１０に雑音電圧が入
ると該端子より電流が流入し、場合によってはインバー
タ出力が反転することがある。
ｍはｖｔｈの値により１０（［！ｉｔ以上で構成される
場合もあり、大きな面積を必要とする。またＶＴＥがテ
ストモードでない電位である場合の本回路の消費電流や
テスト端子に流れる電流が問題になる。即ち端子１０に
テスト電圧ＶＴＥが加えられないフローティングの状態
では不安定で、何らかの理由で端子１０に雑音電圧が入
ると該端子より電流が流入し、場合によってはインバー
タ出力が反転することがある。
本発明は電源電圧Ｖｃｃに対し一定の余裕αを持ち、ま
た誤動作を起し難くかつ消費電流が少ないテストモード
判定回路を提供しようとするものである。
た誤動作を起し難くかつ消費電流が少ないテストモード
判定回路を提供しようとするものである。
ｃ問題点を解決するための手段〕
本発明の半導体記１．α装置は、一定電圧降下素子（Ｔ
ｒ１〜Ｔｒｎ）とＰチャネルトランジスタ（Ｔｒｐ）と
Ｎチャネルトランジスタ（ＴｒＬ）を直列にしてテスト
端子（１０）とグランド（ＶＳＳ）間に接続し、Ｐチャ
ネル、Ｎチャネル各トランジスタのゲートは電源（ＶＣ
Ｃ）へ接続し、一定電圧降下素子とＰチャネルトランジ
スタとの接続点（Ｑ）へ、１１方向導通素子（ＴｒＮ）
を通してＶｃｃ−Ｖｔｈ電圧を与え、且つ該接続点（Ｑ
）をＰチャネルトランジスタが形成されるウェルへ接続
し、ＰチャネルトランジスタとＮチャネルトランジスタ
の接続点（Ｐ）へインバータ（１２）を接続して該イン
バータよりノーマル／テストモード判定出力を取出すテ
ストモード判定回路を搭載したことを特徴とするもので
ある。
ｒ１〜Ｔｒｎ）とＰチャネルトランジスタ（Ｔｒｐ）と
Ｎチャネルトランジスタ（ＴｒＬ）を直列にしてテスト
端子（１０）とグランド（ＶＳＳ）間に接続し、Ｐチャ
ネル、Ｎチャネル各トランジスタのゲートは電源（ＶＣ
Ｃ）へ接続し、一定電圧降下素子とＰチャネルトランジ
スタとの接続点（Ｑ）へ、１１方向導通素子（ＴｒＮ）
を通してＶｃｃ−Ｖｔｈ電圧を与え、且つ該接続点（Ｑ
）をＰチャネルトランジスタが形成されるウェルへ接続
し、ＰチャネルトランジスタとＮチャネルトランジスタ
の接続点（Ｐ）へインバータ（１２）を接続して該イン
バータよりノーマル／テストモード判定出力を取出すテ
ストモード判定回路を搭載したことを特徴とするもので
ある。
このテストモード判定回路ではテスト電圧を、電源Ｖｃ
ｃの電圧が変っても常に電源Ｖｃｃに対し−定値だけ高
い値とすることができ、また誤動作、ラッチアップなど
の恐れがな（確実なテストモード判定出力を出すことが
できる。
ｃの電圧が変っても常に電源Ｖｃｃに対し−定値だけ高
い値とすることができ、また誤動作、ラッチアップなど
の恐れがな（確実なテストモード判定出力を出すことが
できる。
第１図に本発明の実施例を示す。Ｔｒ１〜Ｔｒｎはゲー
トをドレインに接続したｎ個のＮチャネルＭＯ３）ラン
ジスタ、Ｔｒｐはゲートを電源■ｃｃへ接続したＰチャ
ネルＭＯ３）ランジスタ、ＴｒＬはゲートを電′ａＶＣ
Ｃへ接続したＮチャネルＭＯＳトランジスタで、これら
は直列にしてテスト端子１０とグランドＶｓｓ間に接続
される。またＴｒＮはゲートをドレインと共に電源Ｖｃ
ｃへ接続したＮチャネルＭＯＳトランジスタで（本例で
は単方向導通素子として働ら（）、ソースはトランジス
タＴｒｎとＴｒｐの接続点Ｑへ接続される。Ｎチャネル
トランジスタＴｒ１〜Ｔｒｎ等はＰ型半導体基板に形成
されるが、ＰチャネルトランジスタＴｒｐは該基板に形
成したＮ型ウェル内に形成され、そして該ウェルは接続
点Ｑへ接続される。そしてトランジスタＴｒｐとＴｒＬ
の接続点Ｑにインバータ１２の入力端が接続され、該イ
ンバータの出力■が本回路の出力になる。
トをドレインに接続したｎ個のＮチャネルＭＯ３）ラン
ジスタ、Ｔｒｐはゲートを電源■ｃｃへ接続したＰチャ
ネルＭＯ３）ランジスタ、ＴｒＬはゲートを電′ａＶＣ
Ｃへ接続したＮチャネルＭＯＳトランジスタで、これら
は直列にしてテスト端子１０とグランドＶｓｓ間に接続
される。またＴｒＮはゲートをドレインと共に電源Ｖｃ
ｃへ接続したＮチャネルＭＯＳトランジスタで（本例で
は単方向導通素子として働ら（）、ソースはトランジス
タＴｒｎとＴｒｐの接続点Ｑへ接続される。Ｎチャネル
トランジスタＴｒ１〜Ｔｒｎ等はＰ型半導体基板に形成
されるが、ＰチャネルトランジスタＴｒｐは該基板に形
成したＮ型ウェル内に形成され、そして該ウェルは接続
点Ｑへ接続される。そしてトランジスタＴｒｐとＴｒＬ
の接続点Ｑにインバータ１２の入力端が接続され、該イ
ンバータの出力■が本回路の出力になる。
テスト端子１０にテスト電圧ＶＴＥを加えない状態では
トランジスタＴｒＬはオン、Ｔｒｐはオフで点ＰはＬレ
ベル、従って出力■はＨレベルで、これはノーマルモー
ドを示す。またこの状態ではテスト端子１０より流れ込
む電流ｉ７は０、またトランジスタＴｒＮを通ってノー
ドＱへ流入する電流ＬＨもＯである。Ｖｃｃを一定とし
てＶＴＥを上げて行くとＶＴＥ −ｎ Ｖ ｔｔ＋−Ｖ
ｃｃ＋ Ｖ ｔｈｐとなった時点で、耶ちＱ点電位が
ゲート電圧のＶｃｃよりトランジスタＴｒｐの閾値電圧
ｖ ｔｈｐだけ高（なった時点でトランジスタＴｒｐは
オンになり、ノードＰはＨレベル、出力■はＬレベルと
なる。これはテストモードであることを示す。この時流
れる電流１７はトランジスタＴｒ、により制限される。
トランジスタＴｒＬはオン、Ｔｒｐはオフで点ＰはＬレ
ベル、従って出力■はＨレベルで、これはノーマルモー
ドを示す。またこの状態ではテスト端子１０より流れ込
む電流ｉ７は０、またトランジスタＴｒＮを通ってノー
ドＱへ流入する電流ＬＨもＯである。Ｖｃｃを一定とし
てＶＴＥを上げて行くとＶＴＥ −ｎ Ｖ ｔｔ＋−Ｖ
ｃｃ＋ Ｖ ｔｈｐとなった時点で、耶ちＱ点電位が
ゲート電圧のＶｃｃよりトランジスタＴｒｐの閾値電圧
ｖ ｔｈｐだけ高（なった時点でトランジスタＴｒｐは
オンになり、ノードＰはＨレベル、出力■はＬレベルと
なる。これはテストモードであることを示す。この時流
れる電流１７はトランジスタＴｒ、により制限される。
この回路ではα−ｎ Ｖ ｔｈ＋ Ｖ ｔｈｐで一定で
あり、第３図の理想的な状態が得られる。またテスト端
子１０がフローティングであってもトランジスタＴｒＮ
によりノードＱはＶｃｃ−Ｖｔｈに保たれ、トランジス
タＴｒｐはオフであるから誤動作は起きない。
あり、第３図の理想的な状態が得られる。またテスト端
子１０がフローティングであってもトランジスタＴｒＮ
によりノードＱはＶｃｃ−Ｖｔｈに保たれ、トランジス
タＴｒｐはオフであるから誤動作は起きない。
またＰチャネルトランジスタＴｒｐを形成するウェルは
ノードＱへ接続してＴｒｐのソースと同電位にしである
のでＱ点電位がＶｃｃ以上に上るとき発生するＴｒｐの
ソースからウェルへの電流流出およびラッチアップを避
けることができる。
ノードＱへ接続してＴｒｐのソースと同電位にしである
のでＱ点電位がＶｃｃ以上に上るとき発生するＴｒｐの
ソースからウェルへの電流流出およびラッチアップを避
けることができる。
第５図はテストモード時のＶｃｃ対ＶＴＥ及びｉＴの特
性を示す。また第６図はＶｃｃを一定にしてＶＴＥを上
げて行った場合のノードＰ、Ｑの電位及び出力■を示す
。ノードＱの電位の下限はＶｃｃ−ＶＬｈであり、ＶＴ
ＥがＶｃｃ−Ｖｔｈ＋α′以上に増大すると（α′＝
ｎ Ｖ ｔｈ） 、ノードＱの電位は該ＶＴＥと共に増
大する。そしてＱ点電位がＶ ｃｃ＋ Ｖ ｔｈｐ以上
になるとトランジスタＴｒｐはオンになり、ノードＰは
Ｈレベル、出力■はＬレベルになる。
性を示す。また第６図はＶｃｃを一定にしてＶＴＥを上
げて行った場合のノードＰ、Ｑの電位及び出力■を示す
。ノードＱの電位の下限はＶｃｃ−ＶＬｈであり、ＶＴ
ＥがＶｃｃ−Ｖｔｈ＋α′以上に増大すると（α′＝
ｎ Ｖ ｔｈ） 、ノードＱの電位は該ＶＴＥと共に増
大する。そしてＱ点電位がＶ ｃｃ＋ Ｖ ｔｈｐ以上
になるとトランジスタＴｒｐはオンになり、ノードＰは
Ｈレベル、出力■はＬレベルになる。
以上説明したように本発明によればテスト電圧を、電源
Ｖｃｃの電圧が変っても常に一定値だけ高い値とするこ
とができ、また誤動作、ランチアンプなどの恐れがなく
確実なテストモード判定出力を出すことができる回路を
提供できる。
Ｖｃｃの電圧が変っても常に一定値だけ高い値とするこ
とができ、また誤動作、ランチアンプなどの恐れがなく
確実なテストモード判定出力を出すことができる回路を
提供できる。
第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図、 第３図〜第６図は動作説明用の特性図である。 第１図でＴｒＩ−Ｔｒｎは一定電圧降下素子、Ｔｒｐは
Ｐチャネル１−ランジスタ、ＴｒＬはＮチャネル１−ラ
ンジスタ、ＴｒＮは単方向導通素子である。
を示す回路図、 第３図〜第６図は動作説明用の特性図である。 第１図でＴｒＩ−Ｔｒｎは一定電圧降下素子、Ｔｒｐは
Ｐチャネル１−ランジスタ、ＴｒＬはＮチャネル１−ラ
ンジスタ、ＴｒＮは単方向導通素子である。
Claims (1)
- 【特許請求の範囲】 一定電圧降下素子（Ｔ＿ｒ＿１〜Ｔ＿ｒ＿ｎ）とＰチ
ャネルトランジスタ（Ｔ＿ｒ＿ｐ）とＮチャネルトラン
ジスタ（Ｔ＿ｒ＿Ｌ）を直列にして入力端子（１０）と
グランド（Ｖ＿Ｓ＿Ｓ）間に接続し、 Ｐチャネル、Ｎチャネル各トランジスタのゲートは電源
（Ｖ＿Ｃ＿Ｃ）へ接続し、一定電圧降下素子とＰチャネ
ルトランジスタとの接続点（Ｑ）へ単方向導通素子（Ｔ
＿ｒ＿Ｎ）を通して電源（Ｖ＿Ｃ＿Ｃ）電圧を与え、且
つ該接続点（Ｑ）をＰチャネルトランジスタが形成され
るウエルへ接続し、 ＰチャネルトランジスタとＮチャネルトランジスタの接
続点（Ｐ）へインバータ（１２）を接続して該インバー
タより電圧判定出力を取出すことを特徴とする電圧判定
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249850A JPS63104300A (ja) | 1986-10-21 | 1986-10-21 | 電圧判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249850A JPS63104300A (ja) | 1986-10-21 | 1986-10-21 | 電圧判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104300A true JPS63104300A (ja) | 1988-05-09 |
| JPH0559520B2 JPH0559520B2 (ja) | 1993-08-31 |
Family
ID=17199112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249850A Granted JPS63104300A (ja) | 1986-10-21 | 1986-10-21 | 電圧判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689596A (ja) * | 1992-04-22 | 1994-03-29 | Samsung Electron Co Ltd | 並列試験回路 |
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS6020396A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 信号入力回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
-
1986
- 1986-10-21 JP JP61249850A patent/JPS63104300A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS6020396A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 信号入力回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689596A (ja) * | 1992-04-22 | 1994-03-29 | Samsung Electron Co Ltd | 並列試験回路 |
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559520B2 (ja) | 1993-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |