KR930007095A - 조정된 바이폴라 시모스 출력 버퍼 - Google Patents

조정된 바이폴라 시모스 출력 버퍼 Download PDF

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KR930007095A
KR930007095A KR1019920016175A KR920016175A KR930007095A KR 930007095 A KR930007095 A KR 930007095A KR 1019920016175 A KR1019920016175 A KR 1019920016175A KR 920016175 A KR920016175 A KR 920016175A KR 930007095 A KR930007095 A KR 930007095A
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유안-시앙 취아오 제니퍼
플랜나앙 스티븐
프엥 따이셍
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찰즈 알. 루이스
모토로라 인코포레이티드
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Abstract

조정된(regulated)BICMOS출력 버퍼(34)는 3.3볼트 집적회로와 같은 로드에 대한 인터페이싱을 개선한다.
그 출력버퍼(34)는 입력전원과 기준전압 사이의 차이에 응답하여 풀업(pullup) 트랜지스터(116)의 베이스에 제1전압을 제공한다.
그 풀업 트랜지스터(116)의 이미터는 출력신호를 제공한다.
풀업 트랜지스터(116)의 그들을 매칭시키는 특성을 갖는 제2트랜지스터(102)는 그 베이스에서 제1전압을 수신하고, 그 이미터에서 입력전압을 제공한다. 그 출력버퍼(34)는 제2트랜지스터(102)의 베이스에서 전압이 기준전압과 동일하게 될때까지 제1전압을 변화시킨다. 따라서, 출력 신호상의 신호 반영(reflection)은 출력 버퍼의 성능에 나쁜 영향을 미치지 못한다. 풀업 트랜지스터(116)의 베이스 및 이미터에 결합된 클램프(99, 120)는 스케어법(Square law)에 따라 소프트 클램핑을 제공한다.

Description

조정된 바이폴라 시모스 출력 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 출력 버퍼를 포함하는 집적 회로의 일부를 블럭 형태로 도시한 도면,
제2도는 제1도의 ECL-MOS일부의 레벨 발생기를 개략적 형태로 도시한 도면,
제3도는 본 발명에 따른 제1도의 부분-전체 레벨 발생기를 개략적 형태로 도시한 도면,
제4도는 본 발명에 따른 제1도의 출력 버퍼 회로를 개략적 형태로 도시한 도면.

Claims (4)

  1. 제1기준 전압과 동일한 제1입력전압과 제2입력전압 사이의 차이에 응답하여 제1전압 신호를 제공하기 위한 차동 증폭기(91, 92, 93, 94, 95, 96, 97, 98) , 제1전원 전압 단자에 결합된 콜렉터, 상기 제1전압신호를 수신하기 위한 베이스와 본딩 패드(35)에 결합된 이미터를 갖는 제1트랜지스터(116), 상기 본딩 패드(35)에 결합된 제1전류전극, 한 데이타 신호를 수신하기 위한 제어 전극과, 제2전원 전압단자에 결합된 제2전류 전극을 갖는 제2트랜지스터(119)와, 상기 제1전원 전압 단자에 결합된 콜렉터, 상기 제1전압 신호를 수신하기 위한 베이스와, 상기 차동 증폭기(91, 92, 93, 94, 95, 96, 97, 98)의 상기 제2입력전압을 제공하기 위한 이미터를 갖는 제3트랜지스터를 구비한 조정된(regulated) BICOMOS출력 버퍼(34).
  2. 기준전압과 동일한 제1입력전압과 제2입력전압사이의 차이에 응답하여 제1전압신호를 제공하기 위한 차동 증폭기(91, 92, 93, 94, 95, 96, 97, 98), 제1전원 전압 단자에 결합된 콜렉터, 상기 제1전압 신호를 수신하기 위한 베이스와, 이미터를 갖는 제1트랜지스터(116), 상기 제1바이폴라 트랜지스터(116)의 상기 이미터에 결합된 제1단자와, 출력 신호를 제공하기 위한 제2단자를 갖는 저항기(118), 상기 저항기(118)의 상기 제2단자에 결합된 제1전류전극, 데이타 신호를 수신하기 위한 제어 전극과, 제2전원 전압단자에 결합된 제2전류 전극을 갖는 제2트랜지스터(119)와, 상기 제1전원 전압 단자에 결합된 콜렉터, 상기 제1전압신호를 수신하기 위한 베이스와, 상기 차동 증폭기(91, 92, 93, 94, 95, 96, 97, 98)의 상기 제2입력전압을 제공하기 위한 이미터를 갖는 제3트랜지스터(102)를 구비한 조정된 BICOMOS출력 버퍼(34).
  3. 입력/출력 단자(100, 121)기준전압을 수신하기 위한 소스, 게이트와 제1MOS트랜지스터(130)의 상기 게이트에 결합된 드레인을 갖는 제1MOS트랜지스터(130), 상기 제1MOS트랜지스터(130)의 상기 드레인에 결합되어, 그들로부터 소정의 전류를 제공하기 위한 전류수단(133, 134), 상기 입력/출력 단자(100, 121)를 제공하는 소스, 상기 제1MOS트랜지스터(130)의 상기 드레인에 결합된 게이트와, 드레인을 갖는 제2MOS트랜지스터(132)와, 상기 제2MOS트랜지스터(132)의 상기 드레인으로부터 한 전류를 싱킹(sinking)하기 위해 상기 제2MOS트랜지스터(132)의 상기 드레인에 결합된 전류 싱크 수단(135)을 구비한 스케어-법(square law)클램핑 회로(99, 120).
  4. 제1전원 전압 단자에 결합된 콜렉터, 제1신호를 수신하기 위한 베이스와 이미터를 갖는 제1트랜지스터(76), 상기 제1트랜지스터(76)의 상기 이미터에 결합되어 한 출력 신호를 제공하는 제1전류 전극, 제2신호를 수신하기 위한 제어전극과, 제1저항기(80)를 통해 제2전원 전압단자에 결합된 제2전류 전극을 갖는 제2트랜지스터(78), 상기 제1트랜지스터(76)의 상기 이미터에 결합된 제1전류 전극, 제어 신호를 수신하기 위한 제어 전극과, 제2저항기(81)를 통해 상기 제2전원 단자에 결합된 제2전류 전극을 갖는 제3트랜지스터(79)와, 상기 제1트랜지스터(76)의 상기 베이스에 결합된 제1전류 전극과, 상기 제2전원 전압 단자에 결합된 제2전류 전극을 갖는 제4트랜지스터(82)를 구비한 회로(33).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920016175A 1991-09-20 1992-09-05 조정된 바이폴라 시모스 출력 버퍼 KR930007095A (ko)

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