JPH02161809A - Logic circuit - Google Patents

Abstract

PURPOSE:To obtain a logic circuit which requires a small occupied area and can work at a high speed by using the bipolar transistors TR and the MOS TRs to form a switching element and a bias element respectively. CONSTITUTION:A switching element consists of the npn bipolar TR Q7 and Q8, and a bias element which controls the currents flowing to both TR Q7 and Q8 consists of the n type MOS TR Q3 and Q4. Then a load element serving as the loads of both TR Q7 and Q8 consists of the p type MOS TR Q5 and Q6 respectively. Thus a high switching speed is obtained with use of the switching element consisting of the bipolar transistors. Then the bias element consisting of the MOS transistors is used to supply the currents to the load element and the switching element. Thus the occupied area and the parasitic capacity of each part can be reduced for a logic circuit. Then it is possible to attain the high speed performance of a bipolar TR and the high integration property of a MOS TR.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路に係り、特に、同一基板」二にバイ
ポーラトランジスタとＭＯＳトランジスタとを集積した
半導体集積回路装置の論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic circuit, and particularly to a logic circuit of a semiconductor integrated circuit device in which a bipolar transistor and a MOS transistor are integrated on the same substrate.

〔従来の技術〕[Conventional technology]

従来、スイッチング素子と、負荷素子と、前記スイッチ
ング素子に流れる電流を供給するバイポーラ素子と、を
具備する論理回路で、上記スイッチング素子をバイポー
ラトランジスタで構成したものは、アイ・イー・イー・
イー、ジャーナルオフ　ソリッド　ステート　サーキッ
ツ、ボリーム　ニス・シー１．７（１９８２年）第７０
３頁がら第７１２頁（Ｉ　Ｅ　Ｅ　Ｅ　Ｊｏｕｒｎａｌ
　ｏｆ　５ｏｌｉｄ　５ｔａ−ｔｅ　Ｃ１ｒｃｕｉｔｓ
、ｖｏｌ、５ｃ−１７，ｐｐ７０３−７１２（１！１１
８２））において記載のように、　ＣＭ　Ｌ　（Ｃｕｒ
ｒｅｎｔ　Ｍｏｄｅ　Ｌｏｇｉｃ）、Ｅ　ＣＬ　（Ｅｍ
ｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）、　Ｎ　Ｔ
　Ｌ　　（Ｎｏｎ　Ｔ−ｈｒｅｓｈｏｌｄ　Ｌｏｇｉｃ
）等各種の構成のものがあるが、回路の構成要素はバイ
ポーラトランジスタと抵抗である。Conventionally, a logic circuit comprising a switching element, a load element, and a bipolar element that supplies a current flowing to the switching element, in which the switching element is composed of a bipolar transistor, has been developed by I.E.
E, Journal Off Solid State Circuits, Volume Niss C 1.7 (1982) No. 70
From page 3 to page 712 (I E E E Journal
of 5olid 5ta-te C1rcuits
, vol, 5c-17, pp703-712 (1!11
82)), as described in CM L (Cur
Rent Mode Logic), E CL (Em
itter Coupled Logic), N T
L (Non T-threshold Logic
), but the circuit components are bipolar transistors and resistors.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術では、論理回路をバイポーラトランジスタ
と抵抗から構成しており、半導体集積回路装置として回
路を実現する際、回路の占有面積について配慮がされて
いない。すなわち、性能の良い論理回路を実現するため
には、性能の良いバイポーラトランジスタと、寄生容量
が小さくかつ精度良い抵抗とが必要である。しかし、性
能の良いバイポーラトランジスタは、そのデバイス構造
が半導体基板面に対して垂直方向で複雑なため、デバイ
ス構造が平面方向で単純なＭＯＳトランジスタと比べて
素子の面積は大きい。また、抵抗は半導体基板面の平面
方向に形成されるが、抵抗となる半導体部のシート抵抗
は一般に数１０Ωのため、論理回路で用いる数１００〜
数キロΩの抵抗値が必要な場合は、バイポーラトランジ
スタより大きな面積を必要としている。従って、バイポ
ーラトランジスタと抵抗から構成している回路は。In the above-mentioned conventional technology, the logic circuit is composed of bipolar transistors and resistors, and when realizing the circuit as a semiconductor integrated circuit device, no consideration is given to the area occupied by the circuit. That is, in order to realize a logic circuit with good performance, a bipolar transistor with good performance and a resistor with small parasitic capacitance and high precision are required. However, since a bipolar transistor with good performance has a complicated device structure in a direction perpendicular to the semiconductor substrate surface, the area of the device is larger than that of a MOS transistor whose device structure is simple in a planar direction. In addition, the resistor is formed in the plane direction of the semiconductor substrate surface, but the sheet resistance of the semiconductor part that becomes the resistor is generally several tens of ohms, so it is used in logic circuits.
If a resistance value of several kiloohms is required, a larger area is required than a bipolar transistor. Therefore, a circuit consisting of a bipolar transistor and a resistor.

゛その回路の占有面積が大きく、集積する回路規模を大
きく出来ないという問題があった。また、抵抗はその占
有面積が大きいために寄生容量も大きくなり、高速な回
路動作の障害となっていた。``There was a problem that the area occupied by the circuit was large, and the scale of the integrated circuit could not be increased. Furthermore, since the resistor occupies a large area, its parasitic capacitance also becomes large, which is an obstacle to high-speed circuit operation.

本発明の目的は、占有面積が小さく、かつ高速動作可能
な論理回路を提供することにある。An object of the present invention is to provide a logic circuit that occupies a small area and can operate at high speed.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するために、本発明は、スイッチング素
子と、このスイッチング素子の負荷となる負荷素子と、
前記スイッチング素子に流れる電流を調整するバイアス
素子とを具備する論理回路において、前記スイッチング
素子をバイポーラトランジスタ・で構成し、前記バイア
ス素子をＭＯＳトランジスタで構成してなる論理回路を
構成したものである。In order to achieve the above object, the present invention includes a switching element, a load element serving as a load of the switching element,
A logic circuit comprising a bias element for adjusting the current flowing through the switching element, wherein the switching element is composed of a bipolar transistor, and the bias element is composed of a MOS transistor.

〔作用〕[Effect]

スイッチング素子のバイポーラトランジスタは素子自体
に流れる電流を入力される電圧信号に応じて高速にオン
・オフする。負荷素子のＭＯＳトランジスタは、そのＭ
ＯＳトランジスタのゲートに入力される電圧によりソー
ス・ドレイン間のコンダクタンスが可変になるため、ゲ
ート電圧により抵抗値を自由に設定出来る。また、ＭＯ
Ｓトランジスタは半導体基板面の平面上に形成されるた
め、半導体製造上の加工寸法の限界まで占有面積を小さ
く出来、かつ、占有面積が小さいことより。A bipolar transistor as a switching element turns on and off the current flowing through the element itself at high speed in response to an input voltage signal. The MOS transistor of the load element has its M
Since the conductance between the source and drain can be varied depending on the voltage input to the gate of the OS transistor, the resistance value can be freely set by changing the gate voltage. Also, M.O.
Since the S transistor is formed on the plane of the semiconductor substrate, the area it occupies can be reduced to the limit of processing dimensions in semiconductor manufacturing, and the area it occupies is small.

ＭＯＳトランジスタの各部に生じる寄生容量も小さくな
る。バイアス素子のＭＯＳトランジスタも同様に、占有
面積を小さく出来、また、ＭＯＳトランジスタを電流の
飽和領域で使用すると定電流特性を示すため、電流値の
安定した電流バイアス源となる、以上のことより１本発
明の論理回路では、バイポーラトランジスタの高速性と
ＭＯＳトランジスタの高集積性を両立した性能を持つ回
路を実現出来る。The parasitic capacitance generated in each part of the MOS transistor is also reduced. Similarly, the MOS transistor of the bias element can occupy a small area, and when the MOS transistor is used in the current saturation region, it exhibits constant current characteristics, so it becomes a current bias source with a stable current value. In the logic circuit of the present invention, it is possible to realize a circuit having performance that combines the high speed of bipolar transistors and the high integration of MOS transistors.

〔実施例〕〔Example〕

以下１本発明の一実施例を第１図より説明する。 An embodiment of the present invention will be described below with reference to FIG.

本実施例は、２組のインバータ回路の入出力を交差接続
してマルチバイブレータの発振回路を実現したものであ
る。In this embodiment, a multivibrator oscillation circuit is realized by cross-connecting the inputs and outputs of two sets of inverter circuits.

スイッチング素子はＮＰＮのバイポーラトランジスタＱ
、、Ｑ、で構成され、トランジスタＱ７゜Ｑ８に流れる
電流を調整するバイアス素子はＮ型のＭＯＳトランジス
タＱ３．Ｑ、で構成され、トランジスタＱ７．Ｑ、の負
荷となる負荷素子はＰ型のＭｏＳトランジスタＱ３．Ｑ
Ｇで構成されている。The switching element is an NPN bipolar transistor Q.
, , Q, and the bias element that adjusts the current flowing through the transistors Q7 and Q8 is an N-type MOS transistor Q3. Q, and transistors Q7. The load element acting as a load for Q is a P-type MoS transistor Q3. Q
It is composed of G.

トランジスタＱ５．Ｑ、のソース・ドレイン間にはトラ
ンジスタＱ、、Ｑ、の電圧降下量を制限する電圧クラン
プ手段としてのダイオードＤ１．　Ｄ、が並列接続され
ている６トランジスタＱ７．　Ｑ、の各エミッタ間には
マルチバイブレータの発振周波数を決めるタイミング容
量としてのコンデンサＣ０が接　続されている。トラン
ジスタＱ、、Ｑ７．Ｑ。Transistor Q5. Between the source and drain of transistors Q, there is a diode D1. D, are connected in parallel with six transistors Q7. A capacitor C0 is connected between each emitter of Q and serves as a timing capacitor that determines the oscillation frequency of the multivibrator. Transistors Q,,Q7. Q.

と　　トランジスタＱ、、Ｑ、、Ｑ、の各直列回路によ
　リＮＴＬのインバータ論理の回路を構成し、トランジ
スタＱ７．　Ｑ［ｌのベースが入力で、コレクタが出力
となる、そして、これら２つのインバータ回路の入出力
を交差接続し、１−ランジスタＱ　７１Ｑ８の各エミッ
タ間をコンデンサＣ６で容量結合す　ることによ喚、コ
ンデンサＣ６の充放電時間に　従って２つのインバータ
回路の極性が反転するマルチバイブレータとなる。A series circuit of transistors Q, , Q, , Q constitutes an inverter logic circuit of the NTL, and transistors Q7, . The base of Q[l is the input and the collector is the output, and by cross-connecting the input and output of these two inverter circuits and capacitively coupling between each emitter of transistor Q71Q8 with capacitor C6. It becomes a multivibrator in which the polarities of the two inverter circuits are reversed according to the charging and discharging time of capacitor C6.

以上の構成において、トランジスタＱ７がオンに、トラ
ンジスタＱ、がオフのときを考えると、トランジスタＱ
７のコレクタは、１−ランジスタＱ７に流れる電流によ
るトランジスタＱ３の電圧降下によりその電位が電源電
圧より下がり、ダイオードＤ１でクランプする電圧とな
る、一方、トランジスタＱｌｌのコレクタは、１−ラン
ジスタＱ　Ｇ　９Ｑ８に電流が流れないので、その電位
が電源電圧まで上昇している。このとき、トランジスタ
Ｑ。In the above configuration, considering the case where transistor Q7 is on and transistor Q is off, transistor Q
The collector of transistor Q7 has a potential lower than the power supply voltage due to the voltage drop of transistor Q3 due to the current flowing through transistor Q7, and becomes a voltage that is clamped by diode D1.On the other hand, the collector of transistor Qll has a potential of Since no current flows through it, its potential rises to the power supply voltage. At this time, transistor Q.

Ｑ−士ゲー１−がトランジスタＱ７．Ｑ、のベースに交
差接続されているので、ｌ−ランジスタＱ６はゲート電
圧の印加により低インピーダンスとなり、トランジスタ
Ｑ、はゲート電圧が印加されず高インピーダンスとなる
、従って、トランジスタＱ７の負荷電流の流れるトラン
ジスタＱ、は電流値が小さくても電圧降下量が大きく、
１−ランジスタ０７のコレクタはダイオードＤ、でクラ
ンプする電圧まで確実に下がる。逆に、トランジスタＱ
、、の負荷電流の流れないトランジスタＱ６は低インピ
ーダンスのため、トランジスタＱ、のコレクタが電源電
圧まで確実に上昇する。Q-Game 1- is transistor Q7. Since it is cross-connected to the base of transistor Q, the l-transistor Q6 has a low impedance due to the application of the gate voltage, and the transistor Q has a high impedance with no gate voltage applied, so that the load current of the transistor Q7 flows. Transistor Q has a large voltage drop even if the current value is small,
1-The collector of transistor 07 is surely lowered to the voltage clamped by diode D. Conversely, transistor Q
, , through which no load current flows, has a low impedance, so that the collector of transistor Q reliably rises to the power supply voltage.

一方、トランジスタＱＪ、Ｑ、はそのゲートにゲート電
圧を印加すると定電流特性を示し５　トランジスタＱ７
．Ｑ、に流れる電流のバイアス源となる。On the other hand, transistors QJ and Q exhibit constant current characteristics when a gate voltage is applied to their gates.5 Transistor Q7
．． It becomes a bias source for the current flowing through Q.

ここで、トランジスタＱ、がオン、トランジスタＱｌ、
がオフの状態にあイ）ときは、トランジスタＱ、の電流
はそのままトランジスタＱ７の電流になるのに対して、
１−ランジスタＱ４の電流はトランジスタＱ６には流れ
ず、コンデンサＣ１を介してトランジスタＱ７に流れる
。コンデンサＣ，に電流が流れると、とトランジスタＱ
、の℃ミッタの電圧は除々に降下していく４そして、Ｉ
−ランジスタＱ９のベース・エミッタ間の電圧が、トラ
ンジスタＱ８がオンする条件である約０．８Ｖ程度とな
ると、トランジスタＱ、がオンして、トランジスタＱ４
の電流がトランジスタＱ。に電流が流れるようになる。Here, transistor Q, is on, transistor Ql,
is in the off state), the current in transistor Q directly becomes the current in transistor Q7,
1-The current of transistor Q4 does not flow to transistor Q6, but flows to transistor Q7 via capacitor C1. When current flows through capacitor C, and transistor Q
, the voltage of the °C transmitter gradually drops 4, and I
- When the voltage between the base and emitter of transistor Q9 reaches about 0.8V, which is the condition for transistor Q8 to turn on, transistor Q turns on, and transistor Q4
The current is the transistor Q. Current will begin to flow.

トランジスタＱ８に電流が流れると、トランジスタＱ６
により電圧降下が生じ、出力となるトランジスタＱ、の
コレゲタの電位が下がる。When current flows through transistor Q8, transistor Q6
This causes a voltage drop, and the potential at the collector of transistor Q, which serves as an output, decreases.

この結果、トランジスタＱ、の出力を入力としてベース
で受けているトランジスタＱ７のベース・エミッタ間の
電圧が小さくなり、トランジスタＱ７がオフになって２
つのインバータ回路の極性が反転することになる。この
とき、１−ランジスタＱ９．ＱＧの状態も反転し、コン
デンサＣ６には逆方向の電流が流れるようになる。この
ような動作を繰り返すことによりマルチバイブレータを
実現することができる。As a result, the voltage between the base and emitter of the transistor Q7, which receives the output of the transistor Q at its base, becomes small, and the transistor Q7 is turned off.
The polarity of the two inverter circuits will be reversed. At this time, 1-transistor Q9. The state of QG is also reversed, and a current in the opposite direction begins to flow through capacitor C6. By repeating such operations, a multivibrator can be realized.

上記実施例では、マルチバイブレータを実現するに際し
て、負荷素子及びバイアス素子をＭＯＳトランジスタで
構成したため、上記素子の占有面積を小さくでき、これ
により各部の寄生容量も小さくなり、高速動作が可能と
なる。また、スイッチング素子をバイポーラトランジス
タで構成したため、スイッチング速度の高速化が可能と
なる。In the above embodiment, when realizing a multivibrator, the load element and the bias element are configured with MOS transistors, so that the area occupied by the elements can be reduced, which also reduces the parasitic capacitance of each part, and enables high-speed operation. Furthermore, since the switching elements are configured with bipolar transistors, it is possible to increase the switching speed.

さらに、バイアス素子をＭＯＳトランジスタで構成した
ため、そのゲート電圧に応じて電流値を可変にでき、し
かもゲートに電圧を印加しなければ１回路動作を停止さ
せることも可能であり、回路を使用しないときは消費電
力を低減できる。また、負荷素子と並列にダイオードを
接続しているため、回路の出力振幅を一定にすることが
できる。Furthermore, since the bias element is composed of a MOS transistor, the current value can be varied according to the gate voltage, and it is also possible to stop one circuit from operating if no voltage is applied to the gate, so when the circuit is not in use. can reduce power consumption. Furthermore, since the diode is connected in parallel with the load element, the output amplitude of the circuit can be kept constant.

〔発明の効果〕〔Effect of the invention〕

本発明の論理回路によれば、スイッチング素子をバイポ
ーラトランジスタで構成するので、高速なスイッチング
速度が得られ、負荷素子及びスイッチング素子に電流を
供給するバイアス素子をＭＯＳトランジスタで構成する
ので占有面積が小さく、かつ各部の寄生容量も小さくで
きる。従って、バイポーラトランジスタの高速性とＭＯ
Ｓトランジスタの高集積性を両立した性能を持つ論理回
路を実現できる。According to the logic circuit of the present invention, since the switching elements are configured with bipolar transistors, a high switching speed can be obtained, and since the bias elements that supply current to the load elements and the switching elements are configured with MOS transistors, the occupied area is small. , and the parasitic capacitance of each part can be reduced. Therefore, the high speed of bipolar transistor and MO
It is possible to realize a logic circuit with performance that is compatible with the high integration of S transistors.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す回路図である。 Ｑ７．Ｑ、はＮＰＮのバイポーラトランジスタ、Ｑ、、
　Ｑ、はＰ型のＭｏＳトランジスタ、Ｑ、、Ｑ、はＮ型
のＭＯＳトランジスタ、Ｄ□、Ｄ８はダイオード。 Ｃ０はコンデンサ。FIG. 1 is a circuit diagram showing an embodiment of the present invention. Q7. Q is an NPN bipolar transistor, Q,...
Q is a P-type MoS transistor, Q, , Q are N-type MOS transistors, and D□ and D8 are diodes. C0 is a capacitor.

Claims (1)

【特許請求の範囲】 １、スイッチング素子と、このスイッチング素子の負荷
となる負荷素子と、前記スイッチング素子に流れる電流
を調整するバイアス素子とを具備する論理回路において
、前記スイッチング素子をバイポーラトランジスタで構
成し、前記バイアス素子をＭＯＳトランジスタで構成し
てなることを特徴とする論理回路。 ２、特許請求の範囲第１項記載の論理回路において、前
記負荷素子をＭＯＳトランジスタで構成してなることを
特徴とする論理回路。 ３、特許請求の範囲第１項または第２項記載の論理回路
において、前記負荷素子の電圧降下量を制限する電圧ク
ランプ手段を具備してなることを特徴とする論理回路。 ４、特許請求の範囲第２項記載の論理回路において、負
荷素子のＭＯＳトランジスタはスイッチング素子のオフ
時にオン時よりインピーダンスを小さくしてなることを
特徴とする論理回路。 ５、特許請求の範囲第３項記載の論理回路において、前
記電圧クランプ手段は前記負荷素子に並列接続された整
流素子であることを特徴とする論理回路。[Claims] 1. In a logic circuit comprising a switching element, a load element serving as a load of the switching element, and a bias element adjusting a current flowing through the switching element, the switching element is configured with a bipolar transistor. A logic circuit characterized in that the bias element is composed of a MOS transistor. 2. The logic circuit according to claim 1, wherein the load element is composed of a MOS transistor. 3. The logic circuit according to claim 1 or 2, further comprising voltage clamp means for limiting the amount of voltage drop across the load element. 4. The logic circuit according to claim 2, wherein the MOS transistor of the load element has a smaller impedance when the switching element is off than when it is on. 5. The logic circuit according to claim 3, wherein the voltage clamping means is a rectifying element connected in parallel to the load element.