JPH02159033A - 半導体装置 - Google Patents
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- JPH02159033A JPH02159033A JP63312801A JP31280188A JPH02159033A JP H02159033 A JPH02159033 A JP H02159033A JP 63312801 A JP63312801 A JP 63312801A JP 31280188 A JP31280188 A JP 31280188A JP H02159033 A JPH02159033 A JP H02159033A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 abstract description 12
- 229910052751 metal Inorganic materials 0.000 abstract description 12
- 230000004888 barrier function Effects 0.000 abstract description 10
- 239000010931 gold Substances 0.000 abstract description 5
- 238000009713 electroplating Methods 0.000 abstract description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052737 gold Inorganic materials 0.000 abstract description 3
- 239000004642 Polyimide Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract description 2
- 229920001721 polyimide Polymers 0.000 abstract description 2
- 229910052745 lead Inorganic materials 0.000 abstract 1
- 229910052763 palladium Inorganic materials 0.000 abstract 1
- 238000007747 plating Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101150006573 PAN1 gene Proteins 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13017—Shape in side view being non uniform along the bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
- H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
- H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置製造でのＴＡＢ工程に適した半導体装置、特
に半導体装置のメツキバンプに関し、メツキバンプの大
きさを小さくしてもリード・バンプ問およびバンプ・基
板間の密着性を同時に確保できるようにするメツキバン
プを提供することを目的とし、 半導体基板上のパッドを覆う絶縁層に前記パッドを露出
するコンタクト窓が設けられ、前記パッドには前記コン
タクト窓を介してバンプ電極が設けられてなる半導体装
置において、前記コンタクト窓は、長手方向が前記バン
プ電極に接続されるリードに対して直角の長方形である
こと又は／および前記バンプ電極の中心位置よりも前記
リードの先端側へ偏位してなるように構成する。
に半導体装置のメツキバンプに関し、メツキバンプの大
きさを小さくしてもリード・バンプ問およびバンプ・基
板間の密着性を同時に確保できるようにするメツキバン
プを提供することを目的とし、 半導体基板上のパッドを覆う絶縁層に前記パッドを露出
するコンタクト窓が設けられ、前記パッドには前記コン
タクト窓を介してバンプ電極が設けられてなる半導体装
置において、前記コンタクト窓は、長手方向が前記バン
プ電極に接続されるリードに対して直角の長方形である
こと又は／および前記バンプ電極の中心位置よりも前記
リードの先端側へ偏位してなるように構成する。
〔産業上の利用分野］
本発明は、半導体装置製造でのＴＡＢ（ｔａｐｅ ａｕ
ｔ。
ｔ。
ｍａｔｅｄ ｂｏｎｄｉｎｇ）工程に適した半導体装置
、特に、半導体装置のメツキバンプに関する。
、特に、半導体装置のメツキバンプに関する。
半導体装での多ピンの接続技術として、ＴＡＢはワイヤ
ーボンディングが抱える問題を解決できるより好ましい
手段として広く採用されるようになっている。
ーボンディングが抱える問題を解決できるより好ましい
手段として広く採用されるようになっている。
［従来の技術］
ＴＡＢ工程では、リードとバンプとの間の密着性（接続
強度）およびバンプと半導体基板（すなわち、半導体基
板上の配線であるパッド）との密着性を良くすることが
、歩留り向上および信頼性向上のために求められている
。
強度）およびバンプと半導体基板（すなわち、半導体基
板上の配線であるパッド）との密着性を良くすることが
、歩留り向上および信頼性向上のために求められている
。
バンプを金（Ａｕ）などのメツキで形成する場合には、
第２図および第７Ｂ図にも示すように、メツキを被着す
る表面のプロフィルがメツキバンプ表面プロフィルとな
っている。リードとバンプ間の密着性を大きくするには
、これらの接触面積を大きくすればよいが、バンプ全体
のサイズが規定されているので、バンプと基板との接触
面積となる絶縁層に設けたコンタクト窓を小さくするこ
とになる。しかし、コンタクト窓を小さくすると、バン
プと基板間の密着性が小さくなり、バンプの剥れが発生
する恐れがある。そこで、リードとバンプ間の密着性お
よびバンプと基板間の密着性を両方とも確保するように
コンタクト窓を形成する必要がある。
第２図および第７Ｂ図にも示すように、メツキを被着す
る表面のプロフィルがメツキバンプ表面プロフィルとな
っている。リードとバンプ間の密着性を大きくするには
、これらの接触面積を大きくすればよいが、バンプ全体
のサイズが規定されているので、バンプと基板との接触
面積となる絶縁層に設けたコンタクト窓を小さくするこ
とになる。しかし、コンタクト窓を小さくすると、バン
プと基板間の密着性が小さくなり、バンプの剥れが発生
する恐れがある。そこで、リードとバンプ間の密着性お
よびバンプと基板間の密着性を両方とも確保するように
コンタクト窓を形成する必要がある。
従来の半導体装置のメツキバンプ１は、第７Ａ図および
第７Ｂ図に示すように、正方形であり、コンタクト窓２
も正方形であってメツキバンプ１の中央に位置している
。この場合に、半導体基板３の表面に絶縁層４があって
、その上にパッド５を含む金属配線が形成され、半導体
基板のバッジュヘーション膜でもある絶縁層６が全体を
覆い、パッド５上にコンタクト窓２が形成されている。
第７Ｂ図に示すように、正方形であり、コンタクト窓２
も正方形であってメツキバンプ１の中央に位置している
。この場合に、半導体基板３の表面に絶縁層４があって
、その上にパッド５を含む金属配線が形成され、半導体
基板のバッジュヘーション膜でもある絶縁層６が全体を
覆い、パッド５上にコンタクト窓２が形成されている。
通常、パッド５はアルミニウム合金で作られており、電
解メツキ時の電極も兼ねるバリアメタル層７が第１Ｂ図
に示すようにコンタクト窓２内でパッド５と接解し絶縁
層６上に形成されている。このバリアメタル層７上にＡ
ｕなどのメツキバンプ１が電解メツキ法によって積層さ
れ、その中央部にはコンタクト窓２に対応する凹所８が
生じている。そして、メツキバンプ１に、Ａｕ 、錫（
Ｓｎ）などのリード９が熱圧着によって領域ＡおよびＢ
にて接着されている。
解メツキ時の電極も兼ねるバリアメタル層７が第１Ｂ図
に示すようにコンタクト窓２内でパッド５と接解し絶縁
層６上に形成されている。このバリアメタル層７上にＡ
ｕなどのメツキバンプ１が電解メツキ法によって積層さ
れ、その中央部にはコンタクト窓２に対応する凹所８が
生じている。そして、メツキバンプ１に、Ａｕ 、錫（
Ｓｎ）などのリード９が熱圧着によって領域ＡおよびＢ
にて接着されている。
〔発明が解決しようとする課題］
半導体装置の多ピン化のために、個々のバンプの大きさ
が小さくされてくると、リード９とバンプ１との接触面
積（領域Ａ、Ｂの面積）が減少してリードとバンプ間の
密着強度が低下する。この密着強度確保のために、コン
タクト窓２を小さくすると、今度はバンプとパッド間の
密着強度はコンタクト窓面積と比例関係にあるのでこち
らの密着強度は低下することになる。また、パッドのコ
ンタクト抵抗が増加してしまう。したがって、コンタク
ト窓２の大きさを簡単に小さくはできないので、バンプ
サイズが小さくなると、リード・バンプ間およびバンプ
・基板間の密着性の両方を確保するのに問題がある。
が小さくされてくると、リード９とバンプ１との接触面
積（領域Ａ、Ｂの面積）が減少してリードとバンプ間の
密着強度が低下する。この密着強度確保のために、コン
タクト窓２を小さくすると、今度はバンプとパッド間の
密着強度はコンタクト窓面積と比例関係にあるのでこち
らの密着強度は低下することになる。また、パッドのコ
ンタクト抵抗が増加してしまう。したがって、コンタク
ト窓２の大きさを簡単に小さくはできないので、バンプ
サイズが小さくなると、リード・バンプ間およびバンプ
・基板間の密着性の両方を確保するのに問題がある。
本発明の目的は、メツキバンプの大きさを小さくしても
リード・バンプ間およびバンプ・基板間の密着性を同時
に確保できるようにするメツキバンプを提供することで
ある。
リード・バンプ間およびバンプ・基板間の密着性を同時
に確保できるようにするメツキバンプを提供することで
ある。
上述の目的が、半導体基板上のパッドを覆う絶縁＋＃！
−層に前記パッドを露出するコンタクト窓が設けられ、
前記パッドには前記コンタクト窓を介してバンプ電極が
設けられてなる半導体装置において、前記コンタクト窓
は、長手方向が前記バンプ電極に接続されるリードに対
して直角の長方形であること又は／および前記バンプ電
極の中心位置よりも前記リードの先端側へ偏位してなる
ことを特徴とする半導体装置によって達成される。
−層に前記パッドを露出するコンタクト窓が設けられ、
前記パッドには前記コンタクト窓を介してバンプ電極が
設けられてなる半導体装置において、前記コンタクト窓
は、長手方向が前記バンプ電極に接続されるリードに対
して直角の長方形であること又は／および前記バンプ電
極の中心位置よりも前記リードの先端側へ偏位してなる
ことを特徴とする半導体装置によって達成される。
本発明によれば、コンタクト窓の面早（すなわち、バン
プ・基板間密着力）を変えずに、リードが剥れが先ず発
生するリード・バンプ接触領域（第１Ａ図での領域Ａに
相当）の面積を大きくするようにすれば、リード・バン
プ間密着力の確保ができることに基づいている。
プ・基板間密着力）を変えずに、リードが剥れが先ず発
生するリード・バンプ接触領域（第１Ａ図での領域Ａに
相当）の面積を大きくするようにすれば、リード・バン
プ間密着力の確保ができることに基づいている。
このようにして、第１に、第６図のように、コンタクト
窓の位置を変えずに、コンタクト窓の形状を従来の正方
形からリードに対して垂直方向に長方形にすることによ
ってもリード・バンプ接触領域の面積が増大する。第２
に、第５図のように、コンタクト窓の位置のメツキバン
プ中心からリード先端側へずらせば、リード先端側での
リード・バンプ接触領域の面積が減少し、その分だけ半
導体装置外周側でのリード・バンプ接触領域の面積が増
大する。そして、上述の第１および第２の組合せとして
の第３の場合では、半導体装置外周側でのリード・バン
プ接触領域面積を一段と大きくすることができるので好
ましい。
窓の位置を変えずに、コンタクト窓の形状を従来の正方
形からリードに対して垂直方向に長方形にすることによ
ってもリード・バンプ接触領域の面積が増大する。第２
に、第５図のように、コンタクト窓の位置のメツキバン
プ中心からリード先端側へずらせば、リード先端側での
リード・バンプ接触領域の面積が減少し、その分だけ半
導体装置外周側でのリード・バンプ接触領域の面積が増
大する。そして、上述の第１および第２の組合せとして
の第３の場合では、半導体装置外周側でのリード・バン
プ接触領域面積を一段と大きくすることができるので好
ましい。
以下、添付図面を参照して本発明をより詳しく説明する
。
。
第１図は、本発明に係る半導体装置のバンプおよびリー
ドの部分平面図であり、その断面図が第２図である。本
発明の半導体装置のバンプは従来の半導体装置のバンプ
と類似の構造であり、同じ部分については同一参照番号
で示す。特に、この場合はコンタクト窓２の位置がリー
ド先端側にずれかつコンタクト窓形状が長方形である。
ドの部分平面図であり、その断面図が第２図である。本
発明の半導体装置のバンプは従来の半導体装置のバンプ
と類似の構造であり、同じ部分については同一参照番号
で示す。特に、この場合はコンタクト窓２の位置がリー
ド先端側にずれかつコンタクト窓形状が長方形である。
半導体装置のメツキバンプｌは、例えば、次のようにし
て作られる。
て作られる。
まず、第３図に示すように、通常の工程にしたがって、
シリコンなどの半導体基板３上に絶縁層４を形成し、そ
の上にパッド５を含む金属配線（Ａｆ−Ｓｉ合金で厚さ
１．ＯＩ！ｍ）を形成する。次に全体を被覆する絶縁層
６をＰＳＧ（１，Ｏｎ厚さ）１．５ｉＮ（０，３趨厚さ
）およびポリイミド（２，０趨厚さ）の三層構造で形成
する。
シリコンなどの半導体基板３上に絶縁層４を形成し、そ
の上にパッド５を含む金属配線（Ａｆ−Ｓｉ合金で厚さ
１．ＯＩ！ｍ）を形成する。次に全体を被覆する絶縁層
６をＰＳＧ（１，Ｏｎ厚さ）１．５ｉＮ（０，３趨厚さ
）およびポリイミド（２，０趨厚さ）の三層構造で形成
する。
第４図に示すように、通常のリングラフィ法によって絶
縁層６にコンタクト窓２を形成する。このコンタクト窓
２の位置および形状を第１図に示すように従来の第７Ａ
図と比べてメツキバンプ１との関係でバンプ中心よりも
図面で左側へ（リード先端側へ）かつ長方形にする。な
お、コンタクト窓２の面積は従来の場合と同じとして、
バンプ・基板間密着強度は同じに維持される。次に、バ
リア・メタル層７としてＴ ｉ （５００ｎｍ厚さ）お
よびＰｄ（３００ｎａ＋厚さ）をスパッタリング法によ
ってコンタクト窓２内でバッド５と接触する部分を含め
全面に形成する。バリア・メタル層７上にレジスト層（
厚さ；３０４）１１を塗布し、バンプ１に相当する部分
を露光・現像によって除去する。そしてて、バリア・メ
タル層７を電極として電解メツキによってレジスト１１
にカバーされていないバリア・メタル層７上に金メツキ
バンプ１（厚さ：２５ＩＩＩｌ）を積層する。このメツ
キバンプ１の位置および形状は従来（第７Ａ図、第７Ｂ
図）と同じにし、メツキバンプ１の上面に生じる凹所８
の位置、形状がコンタクト窓２に応じて変化しているわ
けである。
縁層６にコンタクト窓２を形成する。このコンタクト窓
２の位置および形状を第１図に示すように従来の第７Ａ
図と比べてメツキバンプ１との関係でバンプ中心よりも
図面で左側へ（リード先端側へ）かつ長方形にする。な
お、コンタクト窓２の面積は従来の場合と同じとして、
バンプ・基板間密着強度は同じに維持される。次に、バ
リア・メタル層７としてＴ ｉ （５００ｎｍ厚さ）お
よびＰｄ（３００ｎａ＋厚さ）をスパッタリング法によ
ってコンタクト窓２内でバッド５と接触する部分を含め
全面に形成する。バリア・メタル層７上にレジスト層（
厚さ；３０４）１１を塗布し、バンプ１に相当する部分
を露光・現像によって除去する。そしてて、バリア・メ
タル層７を電極として電解メツキによってレジスト１１
にカバーされていないバリア・メタル層７上に金メツキ
バンプ１（厚さ：２５ＩＩＩｌ）を積層する。このメツ
キバンプ１の位置および形状は従来（第７Ａ図、第７Ｂ
図）と同じにし、メツキバンプ１の上面に生じる凹所８
の位置、形状がコンタクト窓２に応じて変化しているわ
けである。
レジスト１１を除去してから、メツキバンプｌをマスク
としてバリア・メタル層７のＴｉおよびｐｂを過酸化水
素アンモニアと王水でエツチング除去する。そして、チ
ップ処理を行った後に、インナーリードボンディング（
ＩＬＢ）工程でり−ド９を熱圧着（４００〜５００°Ｃ
にて数秒）する（第１図および第２図）。
としてバリア・メタル層７のＴｉおよびｐｂを過酸化水
素アンモニアと王水でエツチング除去する。そして、チ
ップ処理を行った後に、インナーリードボンディング（
ＩＬＢ）工程でり−ド９を熱圧着（４００〜５００°Ｃ
にて数秒）する（第１図および第２図）。
このようにしてリード９を取付けたメツキバンプ１にお
いては、その接触領域ａｌおよびｂｌの合計面積が従来
（第７Ａ図）の接触領域ＡおよびＢの合計面積よりも大
きく、しかも剥離が発生しだすことになる接触領域ａｌ
の面積は従来の接触領域Ａよりも大きい。したがって、
本発明の場合にはリード・バンプの間密着強度は従来よ
りも大きい。
いては、その接触領域ａｌおよびｂｌの合計面積が従来
（第７Ａ図）の接触領域ＡおよびＢの合計面積よりも大
きく、しかも剥離が発生しだすことになる接触領域ａｌ
の面積は従来の接触領域Ａよりも大きい。したがって、
本発明の場合にはリード・バンプの間密着強度は従来よ
りも大きい。
本発明の別の実施態様例の半導体バンプを第５図に示す
。この場合には、従来（第７Ａ図）と同じ形状の正方形
コンタクト窓２であるが、その位置をバンプ中心よりも
リード先端側へずらしである。したがって、リード９と
上述のようにして形成したメツキバンプｌとの接触領域
ａ２およびｂ２の合計面積は従来（第７Ａ図）の場合と
同じであるが、接触領域ｂ２は位置ずれした分だけ従来
よりも小さくなり、その分接触領域ａ２は従来の接触領
域Ａよりも大きい。ゆえに、この場合もリード・バンプ
間密着強度は従来よりも大きい。
。この場合には、従来（第７Ａ図）と同じ形状の正方形
コンタクト窓２であるが、その位置をバンプ中心よりも
リード先端側へずらしである。したがって、リード９と
上述のようにして形成したメツキバンプｌとの接触領域
ａ２およびｂ２の合計面積は従来（第７Ａ図）の場合と
同じであるが、接触領域ｂ２は位置ずれした分だけ従来
よりも小さくなり、その分接触領域ａ２は従来の接触領
域Ａよりも大きい。ゆえに、この場合もリード・バンプ
間密着強度は従来よりも大きい。
さらに、本発明のその他の実施態様例の半導体バンプを
第６図に示す。この場合には、従来（第７Ａ図）とは形
状が異なるコンタクト窓２としており、その形状はリー
ドに対して垂直方向に長平方向のある長方形としである
。この場合でも、コンタクト窓２の面積は従来と同じに
してあり、細長くなっただけリード・バンプ接触領域ａ
３およびｂ３の合計面積は従来よりも大きくなっており
、接触領域ａ３についても接触領域Ａよりも大きい。
第６図に示す。この場合には、従来（第７Ａ図）とは形
状が異なるコンタクト窓２としており、その形状はリー
ドに対して垂直方向に長平方向のある長方形としである
。この場合でも、コンタクト窓２の面積は従来と同じに
してあり、細長くなっただけリード・バンプ接触領域ａ
３およびｂ３の合計面積は従来よりも大きくなっており
、接触領域ａ３についても接触領域Ａよりも大きい。
したがって、リード・バンプ間密着強度は従来よりも大
きい。
きい。
［発明の効果］
以上説明したように、本発明によれば、半導体メツキバ
ンプの基板とのコンタクト窓の位置および形状を従来と
変えることによって、バンプ・基板間の接触（着）面積
をそのまま維持して（一定にして）、リード・パン１間
（特に、半導体装置の外周側の剥れの発生しやすいリー
ド・バンプ間）接触面積を増大させることができる。そ
の結果として、リード・パン１聞書着強度を向上させる
ことができて、歩留りおよび信頌性を向上させ、今後の
メンキバンプ微細化において本発明を応用して微細化が
図れる。
ンプの基板とのコンタクト窓の位置および形状を従来と
変えることによって、バンプ・基板間の接触（着）面積
をそのまま維持して（一定にして）、リード・パン１間
（特に、半導体装置の外周側の剥れの発生しやすいリー
ド・バンプ間）接触面積を増大させることができる。そ
の結果として、リード・パン１聞書着強度を向上させる
ことができて、歩留りおよび信頌性を向上させ、今後の
メンキバンプ微細化において本発明を応用して微細化が
図れる。
第１図は、本発明に係る半導体メツキバンプおよび接着
したリードの部分平面図であり、第２図は、第１図に対
応した部分断面図であり、第３図および第４図は、本発
明に係る半導体メツキバンプ（第１図および第２図）を
製作する中間工程での部分断面図であり、 第５図および第６図は、本発明の別の実施態様例の半導
体メツキバンプおよびリードの概略平面図であり、 第７Ａ図は、従来の半導体装置のメツキバンプおよびリ
ードの部分平面図であり、 第７Ｂ図は、第７Ａ図に対応した部分断面図である。 ｌ・・・メツキバンプ、 ２・・・コンタクト窓、
５・・・パッド、 ６・・・絶縁層、９・・
・リード。 本発明の半導体装置バンプの平面図 第１図 第１図の新面図 第２０ 第 図 ニー 図 第 図 其６図
したリードの部分平面図であり、第２図は、第１図に対
応した部分断面図であり、第３図および第４図は、本発
明に係る半導体メツキバンプ（第１図および第２図）を
製作する中間工程での部分断面図であり、 第５図および第６図は、本発明の別の実施態様例の半導
体メツキバンプおよびリードの概略平面図であり、 第７Ａ図は、従来の半導体装置のメツキバンプおよびリ
ードの部分平面図であり、 第７Ｂ図は、第７Ａ図に対応した部分断面図である。 ｌ・・・メツキバンプ、 ２・・・コンタクト窓、
５・・・パッド、 ６・・・絶縁層、９・・
・リード。 本発明の半導体装置バンプの平面図 第１図 第１図の新面図 第２０ 第 図 ニー 図 第 図 其６図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上のパッドを覆う絶縁層に前記パッドを
露出するコンタクト窓が設けられ、前記パッドには前記
コンタクト窓を介してバンプ電極が設けられてなる半導
体装置において、 前記コンタクト窓は、長手方向が前記バンプ電極に接続
されるリードに対して直角の長方形であることを特徴と
する半導体装置。 ２、半導体基板上のパッドを覆う絶縁層に前記パッドを
露出するコンタクト窓が設けられ、前記パッドには前記
コンタクト窓を介してバンプ電極が設けられてなる半導
体装置において、 前記コンタクト窓は、前記バンプ電極の中心位置よりも
、前記バンプ電極に接続されるリードの先端側へ偏位し
てなることを特徴とする半導体装置。 ３、半導体基板上のパッドを覆う絶縁層に前記パッドを
露出するコンタクト窓が設けられ、前記パッドには前記
コンタクト窓を介してバンプ電極が設けられてなる半導
体装置において、 前記コンタクト窓は、長手方向が前記バンプ電極に接続
されるリードに対して直角の長方形であると共に、前記
バンプ電極の中心位置よりも前記リードの先端側へ偏位
してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312801A JPH02159033A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312801A JPH02159033A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159033A true JPH02159033A (ja) | 1990-06-19 |
Family
ID=18033570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312801A Pending JPH02159033A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159033A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773888A (en) * | 1994-11-12 | 1998-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device having a bump electrode connected to an inner lead |
| US6710384B2 (en) * | 1999-06-03 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JP2012174847A (ja) * | 2011-02-21 | 2012-09-10 | Murata Mfg Co Ltd | 電子部品およびモジュール |
-
1988
- 1988-12-13 JP JP63312801A patent/JPH02159033A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773888A (en) * | 1994-11-12 | 1998-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device having a bump electrode connected to an inner lead |
| US6710384B2 (en) * | 1999-06-03 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JP2012174847A (ja) * | 2011-02-21 | 2012-09-10 | Murata Mfg Co Ltd | 電子部品およびモジュール |
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