JP3316532B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3316532B2 JP3316532B2 JP20408795A JP20408795A JP3316532B2 JP 3316532 B2 JP3316532 B2 JP 3316532B2 JP 20408795 A JP20408795 A JP 20408795A JP 20408795 A JP20408795 A JP 20408795A JP 3316532 B2 JP3316532 B2 JP 3316532B2
- Authority
- JP
- Japan
- Prior art keywords
- connection pads
- semiconductor chip
- connection
- circuit board
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】例えばフリップチップ方式と呼ばれる半
導体装置の実装技術では、半導体チップの下面に設けら
れた複数のバンプを回路基板の上面に設けられた複数の
接続パッドに接合することにより、半導体チップを回路
基板上に実装している。ところで、このような半導体装
置の実装技術では、集積化が進むにしたがって、半導体
チップのバンプの数が増大することにより、次のような
問題があった。すなわち、半導体チップのサイズが一定
であるとすると、バンプの数の増大に伴い、バンプのサ
イズ及び配列ピッチが小さくなるばかりでなく、回路基
板の接続パッドのサイズ及び配列ピッチも小さくなるの
で、半導体チップを回路基板上に実装する際に、半導体
チップのバンプと回路基板の接続パッドとの位置合わせ
が極めて困難となり、また電気的テストをプローブピン
を用いて行う際に、プローブピンとバンプとの位置合わ
せが極めて困難となるという問題があった。特に、後者
の電気的テストの場合には、プローブピンのサイズ及び
配列ピッチに対してバンプのサイズ及び配列ピッチが小
さくなりすぎると、ショートしてしまうので、電気的テ
ストを行うことができなくなってしまう。
導体装置の実装技術では、半導体チップの下面に設けら
れた複数のバンプを回路基板の上面に設けられた複数の
接続パッドに接合することにより、半導体チップを回路
基板上に実装している。ところで、このような半導体装
置の実装技術では、集積化が進むにしたがって、半導体
チップのバンプの数が増大することにより、次のような
問題があった。すなわち、半導体チップのサイズが一定
であるとすると、バンプの数の増大に伴い、バンプのサ
イズ及び配列ピッチが小さくなるばかりでなく、回路基
板の接続パッドのサイズ及び配列ピッチも小さくなるの
で、半導体チップを回路基板上に実装する際に、半導体
チップのバンプと回路基板の接続パッドとの位置合わせ
が極めて困難となり、また電気的テストをプローブピン
を用いて行う際に、プローブピンとバンプとの位置合わ
せが極めて困難となるという問題があった。特に、後者
の電気的テストの場合には、プローブピンのサイズ及び
配列ピッチに対してバンプのサイズ及び配列ピッチが小
さくなりすぎると、ショートしてしまうので、電気的テ
ストを行うことができなくなってしまう。
【０００３】そこで、従来では、以上のような問題点を
解決するために、半導体チップを回路基板（メイン回路
基板）上に直接実装するのではなく、サブ回路基板を介
して実装する方法が考えられている。図４は従来のこの
ような半導体装置（半導体チップをサブ回路基板上に搭
載してなるもの）を示したものである。サブ回路基板１
は複数枚のセラミック基板１ａを積層してなるものから
なっている。このサブ回路基板１の上面周辺部には複数
の第１の接続パッド２が形成されている。サブ回路基板
１の下面全体には複数の第２の接続パッド３がマトリッ
クス状に形成されている。第１の接続パッド２と第２の
接続パッド３とは両面導通部４を介して接続されてい
る。第２の接続パッド３の下面には半田ボールからなる
半田バンプ５が形成されている。そして、半導体チップ
６は、その上面周辺部に形成された複数の接続パッド７
をサブ回路基板１の複数の第１の接続パッド２に金ワイ
ヤ８を介して接続されていることにより、サブ回路基板
１の上面中央部に搭載されている。また、半導体チップ
６全体及び金ワイヤ８全体を含むサブ回路基板１の上面
全体は樹脂封止材９によって封止されている。
解決するために、半導体チップを回路基板（メイン回路
基板）上に直接実装するのではなく、サブ回路基板を介
して実装する方法が考えられている。図４は従来のこの
ような半導体装置（半導体チップをサブ回路基板上に搭
載してなるもの）を示したものである。サブ回路基板１
は複数枚のセラミック基板１ａを積層してなるものから
なっている。このサブ回路基板１の上面周辺部には複数
の第１の接続パッド２が形成されている。サブ回路基板
１の下面全体には複数の第２の接続パッド３がマトリッ
クス状に形成されている。第１の接続パッド２と第２の
接続パッド３とは両面導通部４を介して接続されてい
る。第２の接続パッド３の下面には半田ボールからなる
半田バンプ５が形成されている。そして、半導体チップ
６は、その上面周辺部に形成された複数の接続パッド７
をサブ回路基板１の複数の第１の接続パッド２に金ワイ
ヤ８を介して接続されていることにより、サブ回路基板
１の上面中央部に搭載されている。また、半導体チップ
６全体及び金ワイヤ８全体を含むサブ回路基板１の上面
全体は樹脂封止材９によって封止されている。
【０００４】このように、この半導体装置では、サブ回
路基板１の下面全体に複数の第２の接続パッド３をマト
リックス状に形成しているので、第２の接続パッド３つ
まり半田バンプ５のサイズ及び配列ピッチを半導体チッ
プ６の接続パッド７のサイズ及び配列ピッチよりも大き
くすることができる。この結果、電気的テストをプロー
ブピンを用いて行う際に、プローブピンを半田バンプ５
に接触させるようにすると、プローブピンと半田バンプ
５との位置合わせが容易となり、またショートが発生し
ないようにすることができる。また、図示していない
が、サブ回路基板１の半田バンプ５をメイン回路基板の
上面に設けられた接続パッドにボンディングすることに
より、半導体チップ６をサブ回路基板１を介してメイン
回路基板上に実装することになるので、メイン回路基板
の接続パッドのサイズ及び配列ピッチを半田バンプ５の
サイズ及び配列ピッチとほぼ同じとすることができる。
この結果、半導体チップ６をサブ回路基板１を介してメ
イン回路基板上に実装する場合、半田バンプ５とメイン
回路基板の接続パッドとの位置合わせが容易となる。
路基板１の下面全体に複数の第２の接続パッド３をマト
リックス状に形成しているので、第２の接続パッド３つ
まり半田バンプ５のサイズ及び配列ピッチを半導体チッ
プ６の接続パッド７のサイズ及び配列ピッチよりも大き
くすることができる。この結果、電気的テストをプロー
ブピンを用いて行う際に、プローブピンを半田バンプ５
に接触させるようにすると、プローブピンと半田バンプ
５との位置合わせが容易となり、またショートが発生し
ないようにすることができる。また、図示していない
が、サブ回路基板１の半田バンプ５をメイン回路基板の
上面に設けられた接続パッドにボンディングすることに
より、半導体チップ６をサブ回路基板１を介してメイン
回路基板上に実装することになるので、メイン回路基板
の接続パッドのサイズ及び配列ピッチを半田バンプ５の
サイズ及び配列ピッチとほぼ同じとすることができる。
この結果、半導体チップ６をサブ回路基板１を介してメ
イン回路基板上に実装する場合、半田バンプ５とメイン
回路基板の接続パッドとの位置合わせが容易となる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置では、半導体チップ６の上面周辺
部に形成された接続パッド７とサブ回路基板１の上面周
辺部に形成された第１の接続パッド２とを接続している
金ワイヤ８の一部が半導体チップ６の上面よりも上方に
位置することになるので、金ワイヤ８全体を樹脂封止剤
９で封止すると、樹脂封止剤９の最上面が半導体チップ
６の上面よりも大分高くなり、全体的に厚型化してしま
うという問題があった。また、半導体チップ６の接続パ
ッド７とサブ回路基板１の第１の接続パッド２との間を
細長い金ワイヤ８で接続しているので、半導体チップ６
とサブ回路基板１との間の配線抵抗が大きくなり、高速
信号処理の半導体チップ６には不向きであるという問題
があった。この発明の課題は、薄型化することができ、
また半導体チップと基板との間の配線抵抗を小さくする
ことができるようにすることである。
このような半導体装置では、半導体チップ６の上面周辺
部に形成された接続パッド７とサブ回路基板１の上面周
辺部に形成された第１の接続パッド２とを接続している
金ワイヤ８の一部が半導体チップ６の上面よりも上方に
位置することになるので、金ワイヤ８全体を樹脂封止剤
９で封止すると、樹脂封止剤９の最上面が半導体チップ
６の上面よりも大分高くなり、全体的に厚型化してしま
うという問題があった。また、半導体チップ６の接続パ
ッド７とサブ回路基板１の第１の接続パッド２との間を
細長い金ワイヤ８で接続しているので、半導体チップ６
とサブ回路基板１との間の配線抵抗が大きくなり、高速
信号処理の半導体チップ６には不向きであるという問題
があった。この発明の課題は、薄型化することができ、
また半導体チップと基板との間の配線抵抗を小さくする
ことができるようにすることである。
【０００６】
【課題を解決するための手段】本願の発明は、一の面に
複数の接続パッドが形成された半導体チップと、一の面
に複数の第１の接続パッドが形成され、他の面にそれぞ
れがスルーホールを介して前記第１の接続パッドに接続
された複数の第２の接続パッドが形成された基板とを接
合したもので、基板に形成された第１の接続パッドと半
導体チップに形成された接続パッドとのいずれか一方に
金バンプを、他方に金メッキ層を設けて、接合後の金バ
ンプの高さが２０〜４０μｍ程度なるように接合し、前
記基板の一の面と前記半導体チップの一の面との間に樹
脂封止材で封止し、前記第２の接続パッドをすべて前記
半導体チップの外形より内側に配置し且つ少なくとも一
部を前記一の面において引き回し線を介して前記第１の
接続パッドに接続された前記スルーホールの直下に形成
するようにしたものである。
複数の接続パッドが形成された半導体チップと、一の面
に複数の第１の接続パッドが形成され、他の面にそれぞ
れがスルーホールを介して前記第１の接続パッドに接続
された複数の第２の接続パッドが形成された基板とを接
合したもので、基板に形成された第１の接続パッドと半
導体チップに形成された接続パッドとのいずれか一方に
金バンプを、他方に金メッキ層を設けて、接合後の金バ
ンプの高さが２０〜４０μｍ程度なるように接合し、前
記基板の一の面と前記半導体チップの一の面との間に樹
脂封止材で封止し、前記第２の接続パッドをすべて前記
半導体チップの外形より内側に配置し且つ少なくとも一
部を前記一の面において引き回し線を介して前記第１の
接続パッドに接続された前記スルーホールの直下に形成
するようにしたものである。
【０００７】
【作用】そして、この発明のように、半導体チップの接
続パッドと基板の接続パッドとを、その一方に形成され
た金バンプと他方に形成された金メッキ層との直接接合
により接続すると、細長い金ワイヤを介して接続する場
合と比較して、半導体チップと基板との間の配線抵抗を
小さくすることができる。この場合、金バンプの高さが
２０〜４０μｍ程度と比較的高くなるようにしているの
は、基板の一の面と半導体チップの一の面との間のギャ
ップを比較的大きくして、その間に樹脂封止材が入りや
すくするためである。また、金バンプの高さをこのよう
に比較的高くしても、この金バンプの部分つまり基板の
一の面と半導体チップの一の面との間を樹脂封止材で封
止すると、半導体チップ全体及び金ワイヤ全体を封止す
る場合と比較して、薄型化することができる。
続パッドと基板の接続パッドとを、その一方に形成され
た金バンプと他方に形成された金メッキ層との直接接合
により接続すると、細長い金ワイヤを介して接続する場
合と比較して、半導体チップと基板との間の配線抵抗を
小さくすることができる。この場合、金バンプの高さが
２０〜４０μｍ程度と比較的高くなるようにしているの
は、基板の一の面と半導体チップの一の面との間のギャ
ップを比較的大きくして、その間に樹脂封止材が入りや
すくするためである。また、金バンプの高さをこのよう
に比較的高くしても、この金バンプの部分つまり基板の
一の面と半導体チップの一の面との間を樹脂封止材で封
止すると、半導体チップ全体及び金ワイヤ全体を封止す
る場合と比較して、薄型化することができる。
【０００８】
【発明の実施の形態】図１はこの発明の一実施形態にお
ける半導体装置を示したものである。この半導体装置
は、複数枚のセラミック基板２１ａを積層してなるサブ
回路基板２１を備えている。サブ回路基板２１の上面に
は、図２（サブ回路基板２１の上面側配線を示す平面
図）に示すように、周辺の正方形枠状部に正方形状の複
数の第１の接続パッド２２が形成され、その外側及び内
側に小円形状の複数の上ランド２３が形成され、第１の
接続パッド２２と上ランド２３との各間に引き回し線２
４が形成されている。サブ回路基板２１の下面には、図
３に示すように（ただし、この図３はサブ回路基板２１
の下面側配線を上面側から透視して見た場合の平面図で
ある。）、図２に示す外側の上ランド２３に対応する位
置に小円形状の下ランド２５が形成され、これらの下ラ
ンド２５の各近傍に大円形状の第２の接続パッド２６が
形成され、下ランド２５と第２の接続パッド２６との各
間に引き回し線２７が形成され、さらに図２に示す内側
の上ランド２３に対応する位置に下ランドを兼ねた大円
形状の第２の接続パッド２６が形成されている。
ける半導体装置を示したものである。この半導体装置
は、複数枚のセラミック基板２１ａを積層してなるサブ
回路基板２１を備えている。サブ回路基板２１の上面に
は、図２（サブ回路基板２１の上面側配線を示す平面
図）に示すように、周辺の正方形枠状部に正方形状の複
数の第１の接続パッド２２が形成され、その外側及び内
側に小円形状の複数の上ランド２３が形成され、第１の
接続パッド２２と上ランド２３との各間に引き回し線２
４が形成されている。サブ回路基板２１の下面には、図
３に示すように（ただし、この図３はサブ回路基板２１
の下面側配線を上面側から透視して見た場合の平面図で
ある。）、図２に示す外側の上ランド２３に対応する位
置に小円形状の下ランド２５が形成され、これらの下ラ
ンド２５の各近傍に大円形状の第２の接続パッド２６が
形成され、下ランド２５と第２の接続パッド２６との各
間に引き回し線２７が形成され、さらに図２に示す内側
の上ランド２３に対応する位置に下ランドを兼ねた大円
形状の第２の接続パッド２６が形成されている。
【０００９】そして、図１に示すように、上ランド２３
と下ランド２５及び下ランドを兼ねた第２の接続パッド
２６とはそれぞれスルーホール導通部等からなる両面導
通部２８を介して接続されている。また、図３に示すよ
うに、第２の接続パッド２６は、サブ回路基板２１の下
面ほぼ全体にマトリックス状に配置されている。この場
合、図２に示す第１の接続パッド２２のサイズ及び配列
ピッチは、後で図１を参照しながら説明する半導体チッ
プ４１の接続パッド４３のサイズ及び配列ピッチとほぼ
同じとなっているが、図３に示す第２の接続パッド２６
のサイズ及び配列ピッチは半導体チップ４１の接続パッ
ド４３のサイズ及び配列ピッチよりも大きくなってい
る。一例として、サブ回路基板２１の上面側配線及び下
面側配線を銀−パラジウム合金を用いてスクリーン印刷
により厚さ８〜１０μｍ程度に形成した場合、第２の接
続パッド２６のサイズは直径０．５〜０．６ｍｍ程度、
配列ピッチは１．０〜１．２ｍｍ程度となっている。
と下ランド２５及び下ランドを兼ねた第２の接続パッド
２６とはそれぞれスルーホール導通部等からなる両面導
通部２８を介して接続されている。また、図３に示すよ
うに、第２の接続パッド２６は、サブ回路基板２１の下
面ほぼ全体にマトリックス状に配置されている。この場
合、図２に示す第１の接続パッド２２のサイズ及び配列
ピッチは、後で図１を参照しながら説明する半導体チッ
プ４１の接続パッド４３のサイズ及び配列ピッチとほぼ
同じとなっているが、図３に示す第２の接続パッド２６
のサイズ及び配列ピッチは半導体チップ４１の接続パッ
ド４３のサイズ及び配列ピッチよりも大きくなってい
る。一例として、サブ回路基板２１の上面側配線及び下
面側配線を銀−パラジウム合金を用いてスクリーン印刷
により厚さ８〜１０μｍ程度に形成した場合、第２の接
続パッド２６のサイズは直径０．５〜０．６ｍｍ程度、
配列ピッチは１．０〜１．２ｍｍ程度となっている。
【００１０】サブ回路基板２１の上面において第１の接
続パッド２２の配列部分（正方形の枠状部分）を除く部
分には酸化シリコン等からなる上レジスト膜３１がスク
リーン印刷により形成されている。また、サブ回路基板
２１の下面において第２の接続パッド２６の部分を除く
部分には酸化シリコン等からなる下レジスト膜３２がス
クリーン印刷により形成されている。そして、上レジス
ト膜３１及び下レジスト膜３２によって覆われずに露出
している第１の接続パッド２２及び第２の接続パッド２
６の各表面には金メッキ層３３、３４が形成されてい
る。また、第２の接続パッド２６の各表面に形成された
金メッキ層３４の各表面には、直径０．５〜０．６ｍｍ
程度の半田ボールからなる半田バンプ３５が形成されて
いる。半田ボールからなる半田バンプ３５の形成方法と
しては、サブ回路基板２１の下面全体にフラックスを塗
布し、金メッキ層３４に対応する部分におけるフラック
スの下面に半田ボールを載置し、熱処理により半田ボー
ルを金メッキ層３４に付着させ、この後フラックスを洗
浄して除去する方法がある。このほかに、半田ワイヤを
用いて形成する方法やメッキにより半田突起を形成した
後に溶融してボール状とする方法もある。いずれの場合
も、半田としては、例えばＰｂ６０％Ｓｎ４０％で融点
１８０℃程度の低融点半田を用いてもよく、また例えば
Ｐｂ９０％Ｓｎ１０％で融点２５０℃程度の高融点半田
を用いてもよい。
続パッド２２の配列部分（正方形の枠状部分）を除く部
分には酸化シリコン等からなる上レジスト膜３１がスク
リーン印刷により形成されている。また、サブ回路基板
２１の下面において第２の接続パッド２６の部分を除く
部分には酸化シリコン等からなる下レジスト膜３２がス
クリーン印刷により形成されている。そして、上レジス
ト膜３１及び下レジスト膜３２によって覆われずに露出
している第１の接続パッド２２及び第２の接続パッド２
６の各表面には金メッキ層３３、３４が形成されてい
る。また、第２の接続パッド２６の各表面に形成された
金メッキ層３４の各表面には、直径０．５〜０．６ｍｍ
程度の半田ボールからなる半田バンプ３５が形成されて
いる。半田ボールからなる半田バンプ３５の形成方法と
しては、サブ回路基板２１の下面全体にフラックスを塗
布し、金メッキ層３４に対応する部分におけるフラック
スの下面に半田ボールを載置し、熱処理により半田ボー
ルを金メッキ層３４に付着させ、この後フラックスを洗
浄して除去する方法がある。このほかに、半田ワイヤを
用いて形成する方法やメッキにより半田突起を形成した
後に溶融してボール状とする方法もある。いずれの場合
も、半田としては、例えばＰｂ６０％Ｓｎ４０％で融点
１８０℃程度の低融点半田を用いてもよく、また例えば
Ｐｂ９０％Ｓｎ１０％で融点２５０℃程度の高融点半田
を用いてもよい。
【００１１】次に、半導体チップ４１について説明す
る。半導体チップ４１は、チップ本体４２の下面周辺部
にアルミニウムからなる接続パッド４３が形成され、接
続パッド４３の中央部を除く下面全体に保護膜４４が形
成され、接続パッド４３の露出面上に下地金属層４５を
介して金バンプ４６が形成された構造となっている。こ
のうち金バンプ４６の当初の形状は柱状であって、その
高さは２０〜１００μｍ程度、望ましくは４０〜６０μ
ｍ程度となっている。なお、サブ回路基板２１のサイズ
は半導体チップ４１のサイズよりも若干例えば１〜２ｍ
ｍ程度大きくなっている。
る。半導体チップ４１は、チップ本体４２の下面周辺部
にアルミニウムからなる接続パッド４３が形成され、接
続パッド４３の中央部を除く下面全体に保護膜４４が形
成され、接続パッド４３の露出面上に下地金属層４５を
介して金バンプ４６が形成された構造となっている。こ
のうち金バンプ４６の当初の形状は柱状であって、その
高さは２０〜１００μｍ程度、望ましくは４０〜６０μ
ｍ程度となっている。なお、サブ回路基板２１のサイズ
は半導体チップ４１のサイズよりも若干例えば１〜２ｍ
ｍ程度大きくなっている。
【００１２】次に、半導体チップ４１をサブ回路基板２
１上に搭載する場合について説明する。まず、半導体チ
ップ４１の金バンプ４６をサブ回路基板２１の第１の接
続パッド２２上の金メッキ層３３上に位置合わせして載
置する。次に、ヒータチップによって半導体チップ４１
に対して１０〜１００ｇの加重を加えるとともに、半導
体チップ４１とサブ回路基板２１の双方を３００〜３１
０℃程度に加熱する。すると、半導体チップ４１の金バ
ンプ４６とサブ回路基板２１の第１の接続パッド２２上
の金メッキ層３３との間において、Ａｕ（金）原子が相
互に拡散され、Ａｕ−Ａｕ接合が行われる。この場合、
特に、半導体チップ４１の金バンプ４６は加圧されてつ
ぶれ、その高さが１０〜８０μｍ程度、望ましくは２０
〜４０μｍ程度となる。次に、エポキシ系樹脂やシリコ
ーンゴム系樹脂等の熱硬化性樹脂からなる封止樹脂材５
１をディスペンサーを用いて半導体チップ４１の一辺に
おけるサブ回路基板２１の上面に供給する。すると、こ
の供給された封止樹脂材５１は、毛細管現象により、サ
ブ回路基板２１の上面と半導体チップ４１の下面との間
に入り込む。次に、この入り込んだ封止樹脂剤５１を熱
処理して硬化させる。かくして、半導体チップ４１がサ
ブ回路基板２１上に搭載されることになる。
１上に搭載する場合について説明する。まず、半導体チ
ップ４１の金バンプ４６をサブ回路基板２１の第１の接
続パッド２２上の金メッキ層３３上に位置合わせして載
置する。次に、ヒータチップによって半導体チップ４１
に対して１０〜１００ｇの加重を加えるとともに、半導
体チップ４１とサブ回路基板２１の双方を３００〜３１
０℃程度に加熱する。すると、半導体チップ４１の金バ
ンプ４６とサブ回路基板２１の第１の接続パッド２２上
の金メッキ層３３との間において、Ａｕ（金）原子が相
互に拡散され、Ａｕ−Ａｕ接合が行われる。この場合、
特に、半導体チップ４１の金バンプ４６は加圧されてつ
ぶれ、その高さが１０〜８０μｍ程度、望ましくは２０
〜４０μｍ程度となる。次に、エポキシ系樹脂やシリコ
ーンゴム系樹脂等の熱硬化性樹脂からなる封止樹脂材５
１をディスペンサーを用いて半導体チップ４１の一辺に
おけるサブ回路基板２１の上面に供給する。すると、こ
の供給された封止樹脂材５１は、毛細管現象により、サ
ブ回路基板２１の上面と半導体チップ４１の下面との間
に入り込む。次に、この入り込んだ封止樹脂剤５１を熱
処理して硬化させる。かくして、半導体チップ４１がサ
ブ回路基板２１上に搭載されることになる。
【００１３】このように、この半導体装置では、半導体
チップ４１の金バンプ４６とサブ回路基板２１の第１の
接続パッド２２上の金メッキ層３３とをＡｕ−Ａｕ接合
により直接接合しているので、細長い金ワイヤを用いて
接合する場合と比較して、半導体チップ４１とサブ回路
基板２１との間の配線抵抗を小さくすることができ、こ
の結果半導体チップ４１の高速信号処理に対応すること
が可能となる。また、この半導体装置では、接合後にお
ける金バンプ４６の高さが１０〜８０μｍ程度、望まし
くは２０〜４０μｍ程度となるようにしている。この理
由について説明すると、接合後における金バンプ４６の
高さは３〜５μｍ程度であれば、接合に関して別に問題
はない。しかしながら、接合後における金バンプ４６の
高さが３〜５μｍ程度であると、半導体チップ４１の一
辺におけるサブ回路基板２１の上面に供給された封止樹
脂材５１がサブ回路基板２１の上面と半導体チップ４１
の下面との間に入りにくく、封止不良が発生しやすい。
これに対して、接合後における金バンプ４６の高さが１
０〜８０μｍ程度、望ましくは２０〜４０μｍ程度と比
較的高くなるようにすると、サブ回路基板２１の上面と
半導体チップ４１の下面との間のギャップが比較的大き
くなり、したがってその間に樹脂封止材５１が入りやす
くすることができ、この結果封止不良が発生しにくいよ
うにすることができるからである。この場合、接合後に
おける金バンプ４６の高さが１０〜８０μｍ程度、望ま
しくは２０〜４０μｍ程度と比較的高くなるようにして
も、半導体チップ４１の上面に樹脂封止材５１が塗布さ
れていないので、半導体チップ全体及び金ワイヤ全体を
封止する場合と比較して、薄型化することができる。ま
た、サブ回路基板２１の上面と半導体チップ４１の下面
との間に封止された樹脂封止材５１の厚さが比較的厚く
なるので、特にサブ回路基板２１の下面側に衝撃が加わ
ったとき、この衝撃を樹脂封止材５１でかなり緩和する
ことができ、この結果半導体チップ４１の下面側の素子
形成領域が破壊しにくいようにすることができる。
チップ４１の金バンプ４６とサブ回路基板２１の第１の
接続パッド２２上の金メッキ層３３とをＡｕ−Ａｕ接合
により直接接合しているので、細長い金ワイヤを用いて
接合する場合と比較して、半導体チップ４１とサブ回路
基板２１との間の配線抵抗を小さくすることができ、こ
の結果半導体チップ４１の高速信号処理に対応すること
が可能となる。また、この半導体装置では、接合後にお
ける金バンプ４６の高さが１０〜８０μｍ程度、望まし
くは２０〜４０μｍ程度となるようにしている。この理
由について説明すると、接合後における金バンプ４６の
高さは３〜５μｍ程度であれば、接合に関して別に問題
はない。しかしながら、接合後における金バンプ４６の
高さが３〜５μｍ程度であると、半導体チップ４１の一
辺におけるサブ回路基板２１の上面に供給された封止樹
脂材５１がサブ回路基板２１の上面と半導体チップ４１
の下面との間に入りにくく、封止不良が発生しやすい。
これに対して、接合後における金バンプ４６の高さが１
０〜８０μｍ程度、望ましくは２０〜４０μｍ程度と比
較的高くなるようにすると、サブ回路基板２１の上面と
半導体チップ４１の下面との間のギャップが比較的大き
くなり、したがってその間に樹脂封止材５１が入りやす
くすることができ、この結果封止不良が発生しにくいよ
うにすることができるからである。この場合、接合後に
おける金バンプ４６の高さが１０〜８０μｍ程度、望ま
しくは２０〜４０μｍ程度と比較的高くなるようにして
も、半導体チップ４１の上面に樹脂封止材５１が塗布さ
れていないので、半導体チップ全体及び金ワイヤ全体を
封止する場合と比較して、薄型化することができる。ま
た、サブ回路基板２１の上面と半導体チップ４１の下面
との間に封止された樹脂封止材５１の厚さが比較的厚く
なるので、特にサブ回路基板２１の下面側に衝撃が加わ
ったとき、この衝撃を樹脂封止材５１でかなり緩和する
ことができ、この結果半導体チップ４１の下面側の素子
形成領域が破壊しにくいようにすることができる。
【００１４】なお、上記実施形態では、半導体チップ４
１の接続パッド４３に金バンプ４６を形成し、サブ回路
基板２１の第１の接続パッド２２に金メッキ層３３を形
成しているが、これは逆であってもよい。また、上記実
施形態では、サブ回路基板２１として複数枚のセラミッ
ク基板を積層してなるものを用いているが、これに限ら
ず、ガラスエポキシ等の有機基板やポリイミド等のフィ
ルム基板を用いてもよく、また１枚の両面配線基板を用
いてもよい。さらに、上記実施形態では、サブ回路基板
２１上に１つの半導体チップ４１を搭載した場合につい
て説明したが、これに限らず、複数の半導体チップ４１
を搭載するようにしてもよい。
１の接続パッド４３に金バンプ４６を形成し、サブ回路
基板２１の第１の接続パッド２２に金メッキ層３３を形
成しているが、これは逆であってもよい。また、上記実
施形態では、サブ回路基板２１として複数枚のセラミッ
ク基板を積層してなるものを用いているが、これに限ら
ず、ガラスエポキシ等の有機基板やポリイミド等のフィ
ルム基板を用いてもよく、また１枚の両面配線基板を用
いてもよい。さらに、上記実施形態では、サブ回路基板
２１上に１つの半導体チップ４１を搭載した場合につい
て説明したが、これに限らず、複数の半導体チップ４１
を搭載するようにしてもよい。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、半導体チップの接続パッドと基板の接続パッドと
を、その一方に形成された金バンプと他方に形成された
金メッキ層との直接接合により接続しているので、細長
い金ワイヤを介して接続する場合と比較して、半導体チ
ップと基板との間の配線抵抗を小さくすることができ
る。また、金バンプの高さを２０〜４０μｍ程度と比較
的高くすることにより、基板の一の面と半導体チップの
一の面との間のギャップを比較的大きくして、その間に
樹脂封止材が入りやすいようにしているが、基板の一の
面と半導体チップの一の面との間を樹脂封止材で封止し
ているので、半導体チップ全体及び金ワイヤ全体を封止
する場合と比較して、薄型化することができる。
ば、半導体チップの接続パッドと基板の接続パッドと
を、その一方に形成された金バンプと他方に形成された
金メッキ層との直接接合により接続しているので、細長
い金ワイヤを介して接続する場合と比較して、半導体チ
ップと基板との間の配線抵抗を小さくすることができ
る。また、金バンプの高さを２０〜４０μｍ程度と比較
的高くすることにより、基板の一の面と半導体チップの
一の面との間のギャップを比較的大きくして、その間に
樹脂封止材が入りやすいようにしているが、基板の一の
面と半導体チップの一の面との間を樹脂封止材で封止し
ているので、半導体チップ全体及び金ワイヤ全体を封止
する場合と比較して、薄型化することができる。
【図１】この発明の一実施形態における半導体装置の断
面図。
面図。
【図２】図１に示すサブ回路基板の上面側配線を示す平
面図。
面図。
【図３】図１に示すサブ回路基板の下面側配線を上面側
から透視して見た場合の平面図。
から透視して見た場合の平面図。
【図４】従来の半導体装置の断面図。
２１ サブ回路基板 ２４ 第１の接続パッド ２５ 第２の接続パッド ２８ 両面導通部 ３３ 金メッキ層 ３５ 半田バンプ ４１ 半導体チップ ４３ 接続パッド ４６ 金バンプ ５１ 封止樹脂剤
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑原 治 東京都青梅市今井３丁目10番地６ カシ オ計算機株式会社青梅事業所内 (72)発明者 木崎 正康 東京都青梅市今井３丁目10番地６ カシ オ計算機株式会社青梅事業所内 (56)参考文献 特開 平６−53373（ＪＰ，Ａ) 特開 平８−124966（ＪＰ，Ａ) 特開 平８−213519（ＪＰ，Ａ) 特開 平５−275491（ＪＰ，Ａ) 特開 平７−226455（ＪＰ，Ａ) 特開 平８−17973（ＪＰ，Ａ) 実開 昭63−59326（ＪＰ，Ｕ) 特表 平６−510396（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 311 H01L 21/60 H01L 23/32
Claims (5)
- 【請求項１】 一の面に複数の第１の接続パッドが形成
され、他の面にそれぞれがスルーホールを介して前記第
１の接続パッドに接続された複数の第２の接続パッドが
形成された基板と、一の面に複数の接続パッドが形成さ
れた半導体チップとを具備し、前記基板の前記第１の接
続パッドと前記半導体チップの前記接続パッドとのいず
れか一方に形成された金バンプと他方に形成された金メ
ッキ層とが直接接合され、かつ前記金バンプの高さが２
０〜４０μｍ程度とされ、前記基板の一の面と前記半導
体チップの一の面との間に樹脂封止材が封止され、前記
第２の接続パッドはすべて前記半導体チップの外形より
内側に配置され且つ少なくとも一部が前記一の面におい
て引き回し線を介して前記第１の接続パッドに接続され
た前記スルーホールの直下に形成されていることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の発明において、前記一
部以外の第２の接続パッドは、前記他の面に形成された
引き回し線を介して前記スルーホールに接続され、該一
部以外の第２の接続パッドは前記一部の第２の接続パッ
ドよりも外側に配置されていることを特徴とする半導体
装置。 - 【請求項３】 請求項１記載の発明において、前記第２
の接続パッドは、サイズ及び配列ピッチが前記第１の接
続パッドよりも大きいことを特徴とする半導体装置。 - 【請求項４】 一の面に複数の接続パッドが形成された
半導体チップと、一の面に複数の第１の接続パッドが形
成され、他の面にそれぞれがスルーホールを介して前記
第１の接続パッドに接続された複数の第２の接続パッド
が形成された基板とを接合する半導体装置の製造方法に
おいて、前記基板の第２の接続パッドをすべて前記半導
体チップの外形より内側に配置し且つ少なくとも一部を
前記一の面において引き回し線を介して前記第１の接続
パッドに接続された前記スルーホールの直下に形成し、
前記基板の複数の第１の接続パッドと前記半導体チップ
の一の面に形成された複数の接続パッドとのいずれか一
方に高さが４０〜６０μｍ程度の金バンプを形成すると
ともに他方に金メッキ層を形成し、前記金バンプと前記
金メッキ層とを接合後における前記金バンプの高さが２
０〜４０μｍ程度となるように接合し、前記基板の一の
面と前記半導体チップの一の面との間に樹脂封止材で封
止することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の発明において、前記基板
の一の面と前記半導体チップの一の面との間に樹脂封止
材で封止した後に、前記基板の前記第２の接続パッドに
半田バンプを形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20408795A JP3316532B2 (ja) | 1995-07-19 | 1995-07-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20408795A JP3316532B2 (ja) | 1995-07-19 | 1995-07-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936172A JPH0936172A (ja) | 1997-02-07 |
| JP3316532B2 true JP3316532B2 (ja) | 2002-08-19 |
Family
ID=16484577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20408795A Expired - Fee Related JP3316532B2 (ja) | 1995-07-19 | 1995-07-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316532B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4305502B2 (ja) | 2006-11-28 | 2009-07-29 | カシオ計算機株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-07-19 JP JP20408795A patent/JP3316532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0936172A (ja) | 1997-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3963484B2 (ja) | 電子部品及び半導体装置並びにこれらの製造方法 | |
| KR100290193B1 (ko) | 반도체장치및그제조방법 | |
| JP2792532B2 (ja) | 半導体装置の製造方法及び半導体ウエハー | |
| US6414382B1 (en) | Film carrier tape, semiconductor assembly, semiconductor device and method of manufacturing the same, mounted board, and electronic instrument | |
| JP4476381B2 (ja) | 半導体チップパッケージ及びその製造方法 | |
| JP4698125B2 (ja) | バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ | |
| JP3450238B2 (ja) | 半導体装置及びその製造方法 | |
| US6420787B1 (en) | Semiconductor device and process of producing same | |
| JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000022027A (ja) | 半導体装置、その製造方法およびパッケージ用基板 | |
| JPH053183A (ja) | 半導体装置及びその製造方法 | |
| US20060163729A1 (en) | Structure and manufacturing method of a chip scale package | |
| JP2830351B2 (ja) | 半導体装置の接続方法 | |
| JP3279470B2 (ja) | 半導体装置およびその製造方法 | |
| JP3339881B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3496569B2 (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
| JP3403689B2 (ja) | 半導体装置 | |
| JPH0547842A (ja) | 半導体装置 | |
| JP3316532B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002026073A (ja) | 半導体装置およびその製造方法 | |
| JP3339472B2 (ja) | 半導体装置及びその製造方法 | |
| JP3727172B2 (ja) | 半導体装置 | |
| KR100343454B1 (ko) | 웨이퍼 레벨 패키지 | |
| JP3323091B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP4168494B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |