JP2000299337A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000299337A JP11105586A JP10558699A JP2000299337A JP 2000299337 A JP2000299337 A JP 2000299337A JP 11105586 A JP11105586 A JP 11105586A JP 10558699 A JP10558699 A JP 10558699A JP 2000299337 A JP2000299337 A JP 2000299337A
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Koichi Murata
浩一 村田
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Abstract

(57)【要約】 【課題】本発明は半導体基板上に形成された電極上にバ
リアメタルを介して突起電極が接合される半導体装置及
びその製造方法に関し、半導体基板に形成された電極と
突起電極とを高い信頼性をもって接合することを課題と
する。 【解決手段】半導体チップ2上に形成された電極5上
に、第1乃至第3の導電性金属層31,32,33Aを
積層してなるバリアメタル30Aを介してバンプ4が接
合されてなる構成とされた半導体装置において、バリア
メタル30Aを構成する複数の導電性金属層31,3
2,33Aの内、バンプ4と直接接合される最上部に位
置する第3の導電性金属層33Aが、下部に位置し耐拡
散性及び耐酸化性に弱い材質よりなる第2の導電性金属
層32を被覆する構成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体基板上に形成された電極上
にバリアメタルを介して突起電極が接合される半導体装
置及びその製造方法に関する。近年、半導体装置の小型
化に対応するため、フリップチップ(Flip chip) に代表
されるように、外部接続端子としてバンプ等の突起電極
を用いた半導体装置が注目されるようになってきてい
る。
【0002】また、一方において半導体装置には高い信
頼性が要求されており、よって突起電極も高い信頼性を
実現する必要がある。
【0003】
【従来の技術】図1は、一般的な突起電極付き半導体装
置1を示している。同図に示すように、半導体装置1は
半導体チップ2の回路形成面に複数の電極パッド3を有
しており、この電極パッド3に外部接続端子となるバン
プ4を配設した構成とされている。
【0004】図2は、半導体装置1に設けられた電極パ
ッド3の近傍を拡大した図である。同図に示すように、
バンプ4は半導体チップ2に形成された電極5に直接形
成されるのではなく、電極部5の上部に形成されたバリ
アメタル10を介して電極5に接合される構成とされて
いる。以下、具体的な構成について説明する。半導体チ
ップ2の電極5が形成されてる回路形成面には、これを
保護する絶縁膜6が形成されている。また、絶縁膜6の
電極5が形成された位置には開口部7が設けられてお
り、電極5はこの開口部7を介して露出した構成となっ
ている。
【0005】バリアメタル10は、第1乃至第3の導電
性金属層11〜13を積層した構造とされている。この
バリアメタル10は、バンプ4が電極5に拡散するのを
防止するために設けられている。具体的には、バンプ4
が半田バンプであり、バンプ4を直接電極5に接合する
と半田が電極5に拡散し、拡散部分は強度が低下するた
めにバンプ4が電極5から剥離してしまうおそれがあ
る。これを防止するために、バリアメタル10を設けて
いる。
【0006】バリアメタル10の最下部に位置する第1
の導電性金属層11は、電極5との接合性の良好な材質
が選定されている。また、第1の導電性金属層11の上
部に積層された第2の導電性金属層12は、第1の導電
性金属層11との接合性の良好な材質が選定されてい
る。更に、第2の導電性金属層12の上部に積層された
第3の導電性金属層13は、第2の導電性金属層11及
びバンプ4との接合性の良好な材質が選定されている。
更に、第3の導電性金属層13は、バンプ4の拡散を防
止しうる材質が選定されている。
【0007】また、このバリアメタル10を形成するに
は、電極5と電気的に接続された状態で半導体チップ2
上に第1の導電性金属層11を形成し、その上部に第2
の導電性金属層12を形成し、その後に所定のバリアメ
タル10の形状に対応した開口を有したレジストを第2
の導電性金属層12上に形成する。そして、このレジス
トが存在している状態で第3の導電性金属層13を形成
し、その後にレジスト除去、及び第1及び第2の第1及
び第2の導電性金属層11,12の不要な部分をエツチ
除去することによりバリアメタル10を形成していた。
【0008】
【発明が解決しようとする課題】ところで、第2の導電
性金属層12の材質は、第1及び第3の導電性金属層1
1,13に共に接合性が良好な材質とする必要があり、
その選択性に自由度がない。このため、従来では上記し
た接合性を主に選定することより、バンプ4の材質に対
し耐拡散性の低いもの、また耐酸化性に弱いものを選定
せざるおえなかった。
【0009】一方、従来のバリアメタル10は、図2に
示すように第2の導電性金属層12の側面部が露出した
構成とされていた。このため、バンプ4の形成時におい
て、バンプ材が第2の導電性金属層12の露出した側部
に触れる場合があった。この従来の構成では、例えばバ
ンプ4の材料として半田を用いたような場合には、半田
が第2の導電性金属層12に横方向から拡散してしま
う。この拡散部位はバリア性が低下するため、よって第
1の導電性金属層11と第3の導電性金属層13との間
に剥離が発生するおそれが生じる。
【0010】また、第2の導電性金属層12とて耐酸化
性の弱いものを選定した場合には、第2の導電性金属層
12の露出した側部が酸化し、バンプ4を転写等で付け
た場合、側部が濡れない為、バンプ4の接合信頼性が低
下するおそれがある。本発明は上記の点に鑑みてなされ
たものであり、半導体基板に形成された電極と突起電極
とを高い信頼性をもって接合することができる半導体装
置及びその製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。請求項1記載の発明は、半導体基板
上に形成された電極上に、複数の導電性金属層を積層し
てなるバリアメタルを介して突起電極が接合されてなる
構成とされた半導体装置において、前記バリアメタルを
構成する複数の前記導電性金属層の内、前記突起電極と
接する最上部に位置する最上部導電性金属層が、下部に
位置する前記導電性金属層のを全部を被覆する構成とし
たことを特徴とするものである。
【0012】また、請求項2記載の発明は、請求項1記
載の半導体装置において、前記バリアメタルは、前記電
極上に形成されており、前記電極との接合性の良好な材
質よりなる単一または複数の導電性金属被膜により形成
された第1の導電性金属層と、前記最上部導電性金属層
を構成し、前記突起電極との接合性の良好な材質よりな
る単一または複数の導電性金属被膜により形成された第
3の導電性金属層と、前記第1及び第3の導電性金属層
の双方に対し接合性の良好な材質によりなる単一または
複数の導電性金属被膜により形成されており、前記第1
の導電性金属層と第3の導電性金属層との間に介装され
る第2の導電性金属層とを積層した構成とされており、
かつ、前記第3の導電性金属層の材質は、前記突起電極
の材質に対し耐拡散性を有する材質か、または耐酸化性
を有する材質が選定されていることを特徴とするもので
ある。
【0013】また、請求項3記載の発明は、請求項2記
載の半導体装置において、前記第1の導電性金属層は、
チタン(Ti)、クロム(Cr)、及びタングステン
(W)のいずれか一の金属からなる導電性金属被膜から
か、または、チタン(Ti)、クロム(Cr)、及びタ
ングステン(W)のいずれか一の金属を含む合金からな
る導電性金属被膜により構成されていることを特徴とす
るものである。
【0014】また、請求項4記載の発明は、請求項2ま
たは3記載の半導体装置において、前記第2の導電性金
属層は、銅(Cu)、ニッケル(Ni)、及びパラジウ
ム(Pd)のいずれか一の金属からなる導電性金属被膜
からか、または、銅(Cu)、ニッケル(Ni)、及び
パラジウム(Pd)のいずれか一の金属を含む合金から
なる導電性金属被膜により構成されていることを特徴と
するものである。
【0015】また、請求項5記載の発明は、請求項1乃
至4のいずれかに記載の半導体装置において、前記突起
電極は、錫(Sn)、鉛(Pb)、及び銀(Ag)のい
ずれか一の金属からなる金属からなる導電性金属被膜か
らか、または、錫(Sn)、鉛(Pb)、及び銀(A
g)のいずれか一の金属を含む合金からなる導電性金属
被膜により構成されていることを特徴とするものであ
る。
【0016】また、請求項6記載の発明は、半導体基板
上に形成された電極上に、複数の導電性金属層を積層す
ることによりバリアメタルを形成するバリアメタル形成
工程と、該バリアメタル形成工程の終了後に、形成され
た前記バリアメタル上に突起電極を形成する突起電極形
成工程とを有する半導体装置の製造方法において、前記
バリアメタル形成工程は、前記電極と電気的に接続する
よう、前記半導体基板上の略全面に前記電極との接合性
の良好な材質よりなる単一または複数の第1の導電性金
属被膜を形成する第1の金属被膜形成工程と、前記第1
の導電性金属被膜上に、前記第1の導電性金属被膜との
接合性の良好な材質よりなる単一または複数の第2の導
電性金属被膜を形成する第2の金属被膜形成工程と、前
記第2の導電性金属被膜のみパターニング処理すること
により、少なくとも前記電極の形成領域を含む面積を有
した第2の導電性金属層を形成する第2の導電性金属層
形成工程と、前記第2の導電性金属層形成工程の終了
後、少なくとも前記第2の導電性金属層を覆うよう、前
記第2の導電性金属被膜及び前記突起電極との接合性が
良好な材質よりなる単一または複数の第3の導電性金属
層を形成する第3の導電性金属層形成工程と、前記第3
の導電性金属層形成工程の終了後、前記第1の導電性金
属被膜を前記第3の導電性金属層をマスクとして除去す
ることにより、第1の導電性金属層を形成する第1の導
電性金属層形成工程とを有することを特徴とするもので
ある。
【0017】上記の各手段は、次のように作用する。請
求項1,請求項2,及び請求項6記載の発明によれば、
最上部に位置する第3の導電性金属層で、その下部に位
置する第2の導電性金属層の側面部が覆われるため、第
2の導電性金属層の側面位置においても突起電極を接合
することが可能となる。即ち、第2の導電性金属層を第
3の導電性金属層で覆うことにより、第2の導電性金属
層の側面部には突起電極との接合性の良好な第3の導電
性金属層が存在することとなる。よって、第3の導電性
金属層と突起電極の接合面積は増大し、これにより突起
電極とバリアメタルの接合性及び機械的強度の向上を図
ることができる。
【0018】また、第2の導電性金属層の側面部は第3
の導電性金属層により完全に覆われるため、第3の導電
性金属層の材質として突起電極の拡散を抑制する材質を
用いることにより、第2の導電性金属層として突起電極
の材質と拡散しやすい金属を使用しても突起電極の材質
が第2の導電性金属層及び電極に拡散することを防止で
きる。これにより、半導体装置の信頼性を向上させるこ
とができる。
【0019】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図3乃至図9は、本発明の第1
実施例である半導体装置20A及びその製造方法を説明
するための図である。図3は、半導体装置20Aの電極
パッド23Aの近傍を拡大して示している。また図4乃
至図9は半導体装置20Aに設けられているバリアメタ
ル30の製造方法を製造手順に沿って示している。
【0020】尚、本発明はバリアメタル30Aに特徴を
有し、他の構成は従来と同一であるため、、図3乃至図
9において、先に説明した図1及び図2と同一構成につ
いては同一符号を付して説明するものとする。図3に示
すように、半導体装置20Aに設けられる電極パッド2
3Aは、半導体チップ2上に形成された電極5と、この
電極5上に形成されるバリアメタル30Aとにより構成
されている。本実施例に係る半導体装置20Aでは、バ
リアメタル30Aは第1乃至第3の導電性金属層31,
32,33Aを積層した構造とされている。
【0021】第1の導電性金属層31は電極5に接合さ
れる最下部に位置するものであり、電極5との接合性の
良好な材質が選定されている。具体的には、本実施例で
は第1の導電性金属層31の材質としてチタン(Ti)
を用いており、その厚さは500nmとされている。
尚、第1の導電性金属層31の材料としては、チタン
(Ti)に代えて、クロム(Cr)、及びタングステン
(W)のいずれか一の金属、または、チタン(Ti)、
クロム(Cr)、及びタングステン(W)のいずれか一
の金属を含む合金を用いることも可能である。
【0022】また、第2の導電性金属層32は、第1の
導電性金属層31と第3の導電性金属層33Aとの間に
介装される層であり、第1及び第3の導電性金属層3
1,33Aの双方に対し接合性の良好な材質が選定され
ている。具体的には、本実施例では第2の導電性金属層
32の材質としてニッケル(Ni)を用いており、その
厚さは500nmとされている。
【0023】尚、第2の導電性金属層32としては、ニ
ッケル(Ni)に代えて、銅(Cu)またはパラジウム
(Pd)のいずれか一の金属、または銅(Cu)、ニッ
ケル(Ni)、及びパラジウム(Pd)のいずれか一の
金属を含む合金を用いることも可能である。また、第3
の導電性金属層33Aは最上部に位置するものであり
(最上部導電性金属層)、バンプ4(本実施例では半田
バンプを用いてる)に対し接合性の良好で、かつバンプ
4の材質(本実施例の場合には半田)に対し耐拡散性を
有するものか、耐酸化性を有する材質が選定されてい
る。具体的には、本実施例では第3の導電性金属層33
Aの材質として金(Au)を用いており、その厚さは1
00nm(0.1mm)とされている。
【0024】この第3の導電性金属層33Aとしては、
金(Au)に代えて、白金(Pt)、パラジウム(P
d)、ニッケル(Ni)のいずれか一の金属からなる金
属、または金(Au)、白金(Pt)、パラジウム(P
d)、及びニッケル(Ni)のいずれか一の金属を含む
合金を用いることも可能である。この各金属の場合に
は、バンプ4との接合性(濡れ性)を確保しつつ、耐酸
化性を実現することができる。また、バンプ4との接合
性(濡れ性)を確保しつつ、耐拡散性を実現できる金属
材料としては、ニッケル(Ni)あるはこれを主成分と
する金属を用いることができる。
【0025】また、本実施例においては、第1乃至第3
の導電性金属層31,32,33Aを夫々単一の金属被
膜により形成した構成した例を示すが、各導電性金属層
31,32,33Aは必ずしも単一の金属膜とする必要
はなく、複数の導電性金属被膜により形成した構成とし
てもよい。ここで、第3の導電性金属層33Aに注目す
ると、本実施例では第2の導電性金属層32の側面部に
は第3の導電性金属層33Aの一部を構成する被覆部3
4Aが設けられている。即ち、本実施例に係るバリアメ
タル30Aでは、第2の導電性金属層32の側面部は露
出してはおらず、第3の導電性金属層33Aに完全に覆
われた構成とされている。
【0026】このため、第2の導電性金属層32の側面
位置においてもバンプ4を接合することができる。即
ち、被覆部34Aは第3の導電性金属層33Aと一体的
に形成されており、かつ第3の導電性金属層33Aは半
田との濡れ性の良好な金属により形成されている。よっ
て、バンプ4を第2の導電性金属層32の側面に位置す
る被覆部34Aにおいても接合することが可能となる。
これにより、バンプ4と第3の導電性金属層33Aとの
接合面積を増大することができ、よってバリアメタル3
0A(第3の導電性金属層33A)との接合性及び機械
的強度の向上を図ることができる。
【0027】また、第2の導電性金属層32の側面部を
第3の材質として拡散しにくい金属(例えば、ニッケ
ル)で完全に覆う構成としたため、第2の導電性金属3
2の材質としてバンプ4(本実施例では半田)に対し拡
散しやすい金属(本実施例では銅)を使用しても、第2
の導電性金属層32にバンプ4が拡散することを防止す
ることができる。
【0028】即ち、第3の導電性金属層33Aの材質と
してバンプ4突起電極の拡散を抑制する材質を用いるこ
とにより、バンプ4の材質が第2の導電性金属層32に
拡散すること、また第2の導電性金属層32を介して電
極5に拡散することを防止でき、よって半導体装置20
Aの信頼性を向上させることができる。続いて、上記構
成とされたバリアメタル30Aの製造方法について説明
する。
【0029】図4は、絶縁膜6に電極5を露出するため
の開口部7を設けた半導体チップ2を示している。この
半導体チップ2上にスバッタ法を用いて先ず第1の導電
性金属被膜41を形成し、次に第1の導電性金属被膜4
1上に第2の導電性金属被膜42を形成する(図5参
照)。この際、本実施例では第1の導電性金属被膜41
としてはチタン(Ti)を用いており、その形成する膜
厚は500nmとしている。また、第2の導電性金属被
膜42としてはニッケル(Ni)を用いており、また形
成する膜厚は500nmとしている。
【0030】上記のように第1及び第2の導電性金属被
膜41,42が形成されると、その上部にポジ型レジス
ト44Aを配設することにより電極5の上部位置をこの
レジスト44Aで覆う。続いて、ウェットエッチングに
より、第2の導電性金属被膜42を例えばφ100μm
のサイズにバターニングすることにより、第2の導電性
金属層32を形成する(図6参照)。この第2の導電性
金属層32の形成後、レジスト44Aを除去する。
【0031】その後、第1の導電性金属被膜41上に、
第2の導電性金属層32のサイズ(φ100μm)より
大きいφ110μmの開口を有したポジ型レジスト44
Bを形成する(図7参照)。この開口部の形成位置は、
電極5の上部位置に選定されている。その後、第1の導
電性金属被膜41に電流を流し、電解めっき法にて第1
及の導電性金属被膜41及び第2の導電性金属層32上
に第3の導電性金属層33Aを0.1μmの厚みで形成
する(図8参照)。本実施例では、第3の導電性金属層
33Aとして金(Au)を用いてる。前記したように、
レジスト44Bは第2の導電性金属層32のサイズより
も大きい開口を有しているため、上記の電解メッキによ
り第2の導電性金属層32を覆うように第3の導電性金
属層33Aが形成される。
【0032】その後、レジスト44Bを除去すると共
に、ウェットエッチングにより第1の導電性金属被膜4
1の不要部分をエッチ除去し、これにより図9に示す断
面構造を有したバリアメタル30Aが形成される。図9
から明らかなように、上記した製造方法によりバリアメ
タル30Aを形成することにより、第2の導電性金属層
32は、その側面も第3の導電性金属層33Aの被覆部
34Aにより覆われている。よって、後にバリアメタル
30A上に(Pb/sn(95/5))の組成を有する
半田バンプ4を形成した場合(例えば、転写法にて形成
した場合)も、第2の導電性金属層32の側面には第3
の導電性金属層33Aの一部である被覆部34Aが存在
するため、第2の導電性金属層32の側面においてもバ
ンプ4を形成することができる。これにより、前記のよ
うにバンプ4とバリアメタル30Aとの接合面積は増大
し、よってバンプ4とバリアメタル30Aとの接合強度
を向上させることができる。
【0033】尚、本実施例では、第1の導電性金属層3
1としてチタン(Ti9を用いたが、クロム(Cr),
チタン(Ti),タングステン(W),若しくはこれら
を主成分とする金属を用いることもできる。また、前記
各金属膜の上に任意の金属膜を形成した裸数層としても
良い。図10は、本発明の第2実施例である半導体装置
20Bに形成された電極パッド23Bの近傍を拡大して
示している。尚、図10において、図3乃至図9を用い
て説明した第1実施例に係る半導体装置20Aの構成と
同一構成については、同一符号を付してその説明を省略
する。
【0034】本実施例では、第1の導電性金属層31と
してチタン(Ti)を用いており、その膜厚は500n
mとされている。また、第2の導電性金属膜32として
銅(Cu)を用いており、その膜厚は500nmとされ
ている。更に、第3の導電性金属層33Bとしてはニッ
ケル(Ni)を用いており、その膜厚は2μmとされて
いる。この第3の導電性金属層33Bは、第1実施例と
同様に電解メッキにより形成することができる。
【0035】また、第1の導電性金属層31及び第2の
導電性金属膜32の側面部位に注目すると、第1及び第
2の導電性金属層31,32の側面は共に第3の導電性
金属層33Bに一体的に形成されている被覆部34Bに
より覆われた構成となっている。前記した第1実施例で
は、第2の導電性金属膜32の側面のみを第3の導電性
金属層33Aの被覆部34Aで被覆する構成としていた
が、本実施例のように第1及び第2の導電性金属層3
1,32の側面を共に第3の導電性金属層33Bの被覆
部34Bにより覆われた構成としてもよい。
【0036】上記構成とされたバリアメタル30Bに半
田パンプ4を転写法等により形成した場合、図2に示し
た従来の構成では銅(Cu)よりなる第2の導電性金属
層12へバンプ4中の錫(Sn)が拡散し易く、よって
第2の導電性金属層32の側面からCu−Snの拡散が
進行して行く可能性があった。しかるに、本実施例の構
成によれば、第2の導電性金属膜32の側面は、銅(C
u)よりは錫(Sn)との拡散がしにくいニッケル(N
i)よりなる第3の導電性金属層33Bで覆われてい
る。このため、第2の導電性金属膜32の側面からの拡
散の進行は抑制され、半導体装置20Bの信頼性を向上
させることができる。
【0037】更に、本実施例では第2の導電性金属膜3
2に加え、第1の導電性金属層31も第3の導電性金属
層33Bで覆われているため、バンプ4とバリアメタル
30Bとの接合面積を更に増大することができ、より信
頼性の高い半導体装置20Bを実現することができる。
【0038】
【発明の効果】上述の如く、請求項1,請求項2,及び
請求項6記載の発明によれば、最上部に位置する第3の
導電性金属層で、その下部に位置する第2の導電性金属
層の側面部が覆われるため、第3の導電性金属層と突起
電極の接合面積は増大し、これにより突起電極とバリア
メタルの接合性及び機械的強度の向上を図ることができ
る。
【0039】また、第2の導電性金属層の側面部は第1
の導電性金属層により完全に覆われるため、第3の導電
性金属層の材質として突起電極の拡散を抑制する材質を
用いることにより、第2の導電性金属層として突起電極
の材質と拡散しやすい金属を使用しても突起電極の材質
が第2の導電性金属層及び電極に拡散することを防止で
き、よって半導体装置の信頼性を向上させることができ
る。
【図面の簡単な説明】
【図1】バンプ及び電極パッドを有した半導体装置の一
例を示す図である。
【図2】従来の電極パッドのバリアメタルを拡大して示
す図である。
【図3】本発明の第1実施例である半導体装置に形成さ
れた電極パッドのバリアメタルを拡大して示す図であ
る。
【図4】本発明の第1実施例である半導体装置の製造方
法を説明するための図であり、バリアメタルが形成され
る前の状態を示す図である。
【図5】本発明の第1実施例である半導体装置の製造方
法を説明するための図であり、第1及び第2の導電性金
属被膜を形成した状態を示す図である。
【図6】本発明の第1実施例である半導体装置の製造方
法を説明するための図であり、第2の導電性金属層を形
成した状態を示す図である。
【図7】本発明の第1実施例である半導体装置の製造方
法を説明するための図であり、レジストを配設した状態
を示す図である。
【図8】本発明の第1実施例である半導体装置の製造方
法を説明するための図であり、第3の導電性金属層を形
成した状態を示す図である。
【図9】本発明の第1実施例である半導体装置の製造方
法を説明するための図であり、バリアメタルが形成され
た状態を示す図である。
【図10】本発明の第2実施例である半導体装置に形成
された電極パッドのバリアメタルを拡大して示す図であ
る。
【符号の説明】 20A,20B 半導体装置 23A,23B 電極パッド 30,30B バリアメタル 31 第1の導電性金属層 32 第2の導電性金属層 33A,33B 第3の導電性金属層 34A,34B 被覆部 41 第1の導電性金属被膜 42 第2の導電性金属被膜 44 レジスト
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH07 HH11 HH13 HH17 HH18 HH19 MM05 MM08 MM13 MM17 PP27 QQ08 QQ10 QQ19 VV07 XX13

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された電極上に、複
    数の導電性金属層を積層してなるバリアメタルを介して
    突起電極が接合されてなる構成とされた半導体装置にお
    いて、 前記バリアメタルを構成する複数の前記導電性金属層の
    内、前記突起電極と接する最上部に位置する最上部導電
    性金属層が、下部に位置する前記導電性金属層のを全部
    を被覆する構成としたことを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記バリアメタルは、 前記電極上に形成されており、前記電極との接合性の良
    好な材質よりなる単一または複数の導電性金属被膜によ
    り形成された第1の導電性金属層と、 前記最上部導電性金属層を構成し、前記突起電極との接
    合性の良好な材質よりなる単一または複数の導電性金属
    被膜により形成された第3の導電性金属層と、 前記第1及び第3の導電性金属層の双方に対し接合性の
    良好な材質によりなる単一または複数の導電性金属被膜
    により形成されており、前記第1の導電性金属層と第3
    の導電性金属層との間に介装される第2の導電性金属層
    とを積層した構成とされており、 かつ、前記第3の導電性金属層の材質は、前記突起電極
    の材質に対し耐拡散性を有する材質か、または耐酸化性
    を有する材質が選定されていることを特徴とする半導体
    装置。
  3. 【請求項3】 請求項2記載の半導体装置において、 前記第1の導電性金属層は、 チタン(Ti)、クロム(Cr)、及びタングステン
    (W)のいずれか一の金属からなる導電性金属被膜から
    か、または、チタン(Ti)、クロム(Cr)、及びタ
    ングステン(W)のいずれか一の金属を含む合金からな
    る導電性金属被膜により構成されていることを特徴とす
    る半導体装置。
  4. 【請求項4】 請求項2または3記載の半導体装置にお
    いて、 前記第2の導電性金属層は、 銅(Cu)、ニッケル(Ni)、及びパラジウム(P
    d)のいずれか一の金属からなる導電性金属被膜から
    か、または、銅(Cu)、ニッケル(Ni)、及びパラ
    ジウム(Pd)のいずれか一の金属を含む合金からなる
    導電性金属被膜により構成されていることを特徴とする
    半導体装置。
  5. 【請求項5】 請求項1乃至4のいずれかに記載の半導
    体装置において、 前記突起電極は、 錫(Sn)、鉛(Pb)、及び銀(Ag)のいずれか一
    の金属からなる金属からなる導電性金属被膜からか、ま
    たは、錫(Sn)、鉛(Pb)、及び銀(Ag)のいず
    れか一の金属を含む合金からなる導電性金属被膜により
    構成されていることを特徴とする半導体装置。
  6. 【請求項6】 半導体基板上に形成された電極上に、複
    数の導電性金属層を積層することによりバリアメタルを
    形成するバリアメタル形成工程と、 該バリアメタル形成工程の終了後に、形成された前記バ
    リアメタル上に突起電極を形成する突起電極形成工程と
    を有する半導体装置の製造方法において、 前記バリアメタル形成工程は、 前記電極と電気的に接続するよう、前記半導体基板上の
    略全面に前記電極との接合性の良好な材質よりなる単一
    または複数の第1の導電性金属被膜を形成する第1の金
    属被膜形成工程と、 前記第1の導電性金属被膜上に、前記第1の導電性金属
    被膜との接合性の良好な材質よりなる単一または複数の
    第2の導電性金属被膜を形成する第2の金属被膜形成工
    程と、 前記第2の導電性金属被膜のみパターニング処理するこ
    とにより、少なくとも前記電極の形成領域を含む面積を
    有した第2の導電性金属層を形成する第2の導電性金属
    層形成工程と、 前記第2の導電性金属層形成工程の終了後、少なくとも
    前記第2の導電性金属層を覆うよう、前記第2の導電性
    金属被膜及び前記突起電極との接合性が良好な材質より
    なる単一または複数の第3の導電性金属層を形成する第
    3の導電性金属層形成工程と、 前記第3の導電性金属層形成工程の終了後、前記第1の
    導電性金属被膜を前記第3の導電性金属層をマスクとし
    て除去することにより、第1の導電性金属層を形成する
    第1の導電性金属層形成工程とを有することを特徴とす
    る半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
US6528881B1 (en) 1999-08-27 2003-03-04 Nec Corporation Semiconductor device utilizing a side wall to prevent deterioration between electrode pad and barrier layer
KR100519893B1 (ko) * 2001-11-15 2005-10-13 인피니온 테크놀로지스 아게 기판상의 상호접속부 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768210B2 (en) * 2001-11-01 2004-07-27 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
JP2003140347A (ja) * 2001-11-02 2003-05-14 Tokyo Ohka Kogyo Co Ltd 厚膜ホトレジスト層積層体、厚膜レジストパターンの製造方法、および接続端子の製造方法
JP2003188313A (ja) * 2001-12-20 2003-07-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
US6995475B2 (en) * 2003-09-18 2006-02-07 International Business Machines Corporation I/C chip suitable for wire bonding
US20050167837A1 (en) * 2004-01-21 2005-08-04 International Business Machines Corporation Device with area array pads for test probing
US7910471B2 (en) * 2004-02-02 2011-03-22 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
JP3981089B2 (ja) 2004-02-18 2007-09-26 株式会社東芝 半導体装置とその製造方法
TWI278946B (en) * 2004-07-23 2007-04-11 Advanced Semiconductor Eng Structure and formation method for conductive bump
US20060087039A1 (en) * 2004-10-22 2006-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Ubm structure for improving reliability and performance
US7416980B2 (en) * 2005-03-11 2008-08-26 Intel Corporation Forming a barrier layer in interconnect joints and structures formed thereby
KR100762354B1 (ko) * 2006-09-11 2007-10-12 주식회사 네패스 플립칩 반도체 패키지 및 그 제조방법
JP5101169B2 (ja) 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
KR101120285B1 (ko) * 2007-07-30 2012-03-07 엔엑스피 비 브이 스트레스 완충 반도체 부품 및 그의 제조 방법
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
JP5350022B2 (ja) * 2009-03-04 2013-11-27 パナソニック株式会社 半導体装置、及び該半導体装置を備えた実装体
US8847387B2 (en) * 2009-10-29 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Robust joint structure for flip-chip bonding
US9607936B2 (en) * 2009-10-29 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Copper bump joint structures with improved crack resistance
KR101187977B1 (ko) * 2009-12-08 2012-10-05 삼성전기주식회사 패키지 기판 및 그의 제조방법
US9159652B2 (en) * 2013-02-25 2015-10-13 Stmicroelectronics S.R.L. Electronic device comprising at least a chip enclosed in a package and a corresponding assembly process
US9666550B2 (en) * 2014-12-16 2017-05-30 Tongfu Microelectronics Co., Ltd. Method and structure for wafer-level packaging

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63161649A (ja) * 1986-12-25 1988-07-05 Casio Comput Co Ltd 半導体装置の製造方法
EP0308971B1 (en) * 1987-09-24 1993-11-24 Kabushiki Kaisha Toshiba Bump and method of manufacturing the same
JP3361881B2 (ja) * 1994-04-28 2003-01-07 株式会社東芝 半導体装置とその製造方法
JP3238011B2 (ja) * 1994-07-27 2001-12-10 株式会社東芝 半導体装置
JPH10150249A (ja) * 1996-11-20 1998-06-02 Ibiden Co Ltd プリント配線板
US5977632A (en) * 1998-02-02 1999-11-02 Motorola, Inc. Flip chip bump structure and method of making

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528881B1 (en) 1999-08-27 2003-03-04 Nec Corporation Semiconductor device utilizing a side wall to prevent deterioration between electrode pad and barrier layer
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
KR100519893B1 (ko) * 2001-11-15 2005-10-13 인피니온 테크놀로지스 아게 기판상의 상호접속부 제조 방법

Also Published As

Publication number Publication date
KR20000076789A (ko) 2000-12-26
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