JP2715466B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JP2715466B2 JP2715466B2 JP63220764A JP22076488A JP2715466B2 JP 2715466 B2 JP2715466 B2 JP 2715466B2 JP 63220764 A JP63220764 A JP 63220764A JP 22076488 A JP22076488 A JP 22076488A JP 2715466 B2 JP2715466 B2 JP 2715466B2
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- Japan
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- conductivity
- concentration
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- Element Separation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高耐圧半導体装置に関し、特に、素子間に
少なくとも２つの溝型絶縁領域を設けた高耐圧半導体装
置に関する。
少なくとも２つの溝型絶縁領域を設けた高耐圧半導体装
置に関する。
［従来の技術］ 従来、この種の半導体装置には、高電圧の加わる通信
用ICや、書き込み時に高耐圧の必要なPROM、PLD（Progr
ammable Logic Device）等がある。
用ICや、書き込み時に高耐圧の必要なPROM、PLD（Progr
ammable Logic Device）等がある。
PROMを例にとると、大電流を出力から流し込み、メモ
リセルに書き込みを行う時に、書き込み電流を制御する
回路等に、書き込み電流による電圧降下に起因して、高
電圧が印加される。その場合、耐圧が低い部分がある
と、そこから、電流漏れを起こしてしまうので、予め、
印加される高電圧に耐えるように設計しておく必要があ
る。
リセルに書き込みを行う時に、書き込み電流を制御する
回路等に、書き込み電流による電圧降下に起因して、高
電圧が印加される。その場合、耐圧が低い部分がある
と、そこから、電流漏れを起こしてしまうので、予め、
印加される高電圧に耐えるように設計しておく必要があ
る。
第３図は、このような用途に用いられる従来の高耐圧
半導体装置の断面図である。これは、同図に示すよう
に、Ｐ型半導体基板１に高濃度Ｎ型埋込層２及び高濃度
Ｐ型埋込層３を形成し、Ｐ型半導体基板１上に、Ｎ型エ
ピタキシャル層４を堆積し、エピタキシャル層４内に、
Ｐ型絶縁領域５、コレクタ領域７、ベース領域８、エミ
ッタ領域９を設け、その表面にシリコン酸化膜６を形成
したものである。
半導体装置の断面図である。これは、同図に示すよう
に、Ｐ型半導体基板１に高濃度Ｎ型埋込層２及び高濃度
Ｐ型埋込層３を形成し、Ｐ型半導体基板１上に、Ｎ型エ
ピタキシャル層４を堆積し、エピタキシャル層４内に、
Ｐ型絶縁領域５、コレクタ領域７、ベース領域８、エミ
ッタ領域９を設け、その表面にシリコン酸化膜６を形成
したものである。
このような従来の半導体装置においては、エピタキシ
ャル層４を厚くして、コレクタ−ベース接合耐圧及びコ
レクタ−エミッタ耐圧を高くし、また、Ｎ型埋込層２と
Ｐ型埋込層３の距離を大きくして、素子間の絶縁耐圧を
高くしていた。
ャル層４を厚くして、コレクタ−ベース接合耐圧及びコ
レクタ−エミッタ耐圧を高くし、また、Ｎ型埋込層２と
Ｐ型埋込層３の距離を大きくして、素子間の絶縁耐圧を
高くしていた。
［発明が解決しようとする問題点］ 上述した従来の高耐圧半導体装置は、高耐圧を得るた
めに、Ｎ型エピタキシャル層の膜厚を厚くし、素子間距
離を広くとっていたので、単位素子当りの面積が大きく
なり、高集積化することが困難であった。例えば、素子
の耐圧と素子間の耐圧とを30V以上にする場合を考える
と、コレクタ−ベース接合耐圧を高くするために、Ｎ型
エピタキシャル層４の膜厚を2.5μｍと厚くし、Ｐ型ベ
ース領域８と高濃度Ｎ型埋込層２との距離を十分にとら
なければならない。そうすると、素子と素子とを分離す
るためのＰ型絶縁領域５を高濃度Ｐ型埋込層３に到達さ
せるためには、1100℃程度の高温の熱処理を長時間施さ
なければならない。その結果、高濃度Ｎ型埋込層２、Ｐ
型埋込層３及びＰ型絶縁領域５が横方向に拡散してしま
う。従って、絶縁耐圧の低下を防止するには、高濃度Ｎ
型埋込層２とＰ型埋込層３との距離を十分にとらなけれ
ばならない。例えば、高濃度Ｎ型埋込層３と高濃度Ｐ型
埋込層３との距離は、８μｍ程度は必要であるので、素
子間の距離は、埋込層や絶縁領域５の横方向の拡散を考
慮に入れて、少なくとも20μｍは必要となる。このよう
に、従来の半導体装置では、高耐圧化を図る場合には、
高集積化を犠牲にせざるをえなかった。
めに、Ｎ型エピタキシャル層の膜厚を厚くし、素子間距
離を広くとっていたので、単位素子当りの面積が大きく
なり、高集積化することが困難であった。例えば、素子
の耐圧と素子間の耐圧とを30V以上にする場合を考える
と、コレクタ−ベース接合耐圧を高くするために、Ｎ型
エピタキシャル層４の膜厚を2.5μｍと厚くし、Ｐ型ベ
ース領域８と高濃度Ｎ型埋込層２との距離を十分にとら
なければならない。そうすると、素子と素子とを分離す
るためのＰ型絶縁領域５を高濃度Ｐ型埋込層３に到達さ
せるためには、1100℃程度の高温の熱処理を長時間施さ
なければならない。その結果、高濃度Ｎ型埋込層２、Ｐ
型埋込層３及びＰ型絶縁領域５が横方向に拡散してしま
う。従って、絶縁耐圧の低下を防止するには、高濃度Ｎ
型埋込層２とＰ型埋込層３との距離を十分にとらなけれ
ばならない。例えば、高濃度Ｎ型埋込層３と高濃度Ｐ型
埋込層３との距離は、８μｍ程度は必要であるので、素
子間の距離は、埋込層や絶縁領域５の横方向の拡散を考
慮に入れて、少なくとも20μｍは必要となる。このよう
に、従来の半導体装置では、高耐圧化を図る場合には、
高集積化を犠牲にせざるをえなかった。
この点を克服するものとして、第４図に図示されたも
のが提案されている。即ち、同図に示すように、Ｎ型エ
ピタキシャル層４の表面から溝を、Ｎ型埋込層２より深
く掘り、その後、イオン注入法でＰ型不純物を溝の底部
に導入してＰ型絶縁領域５を形成し、さらに溝の側面に
絶縁膜を形成した後、溝内をポリシリコン等で充填して
溝型絶縁領域11を形成するものである。この構成によれ
ば、Ｐ型絶縁領域５の拡散工程が不要となるため素子間
の距離を小さくすることはできるが、溝が深く形成され
ているので、溝底部にＰ型不純物をイオン注入する際
に、加速されたＰ型不純物の入射角がわずかに傾いて
も、底部に届かず、第４図に示すようにＰ型絶縁領域５
が側面に形成されてしまい、絶縁耐圧を低下させる欠点
があった。
のが提案されている。即ち、同図に示すように、Ｎ型エ
ピタキシャル層４の表面から溝を、Ｎ型埋込層２より深
く掘り、その後、イオン注入法でＰ型不純物を溝の底部
に導入してＰ型絶縁領域５を形成し、さらに溝の側面に
絶縁膜を形成した後、溝内をポリシリコン等で充填して
溝型絶縁領域11を形成するものである。この構成によれ
ば、Ｐ型絶縁領域５の拡散工程が不要となるため素子間
の距離を小さくすることはできるが、溝が深く形成され
ているので、溝底部にＰ型不純物をイオン注入する際
に、加速されたＰ型不純物の入射角がわずかに傾いて
も、底部に届かず、第４図に示すようにＰ型絶縁領域５
が側面に形成されてしまい、絶縁耐圧を低下させる欠点
があった。
［問題点を解決するための手段］ 本発明の高耐圧半導体装置は、一導電型半導体基板上
に複数の高濃度逆導電型埋込層と一導電型埋込層とを設
け、その上に、逆導電型エピタキシャル層を形成した
後、逆導電型埋込層と一導電型埋込層との間に、逆導電
型エピタキシャル層を貫通し、その底部が逆導電型埋込
層の下面より深くなされた溝を形成し、この２つの溝と
この２つの溝の間に挟まれた埋込層のみによって素子間
を分離したものである。
に複数の高濃度逆導電型埋込層と一導電型埋込層とを設
け、その上に、逆導電型エピタキシャル層を形成した
後、逆導電型埋込層と一導電型埋込層との間に、逆導電
型エピタキシャル層を貫通し、その底部が逆導電型埋込
層の下面より深くなされた溝を形成し、この２つの溝と
この２つの溝の間に挟まれた埋込層のみによって素子間
を分離したものである。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明高耐圧半導体装置の一実施例を示す
断面図である。同図において、１は、Ｐ型半導体基板、
２は、基板１内に形成された高濃度Ｎ型埋込層、３は、
Ｎ型埋込層２の間に形成された高濃度Ｐ型埋込層、４
は、Ｐ型半導体基板１上に堆積されたＮ型エピタキシャ
ル層、６は、基板表面および溝内壁を覆う酸化膜、７、
８、９は、それぞれ、Ｎ型コレクタ領域、Ｐ型ベース領
域、Ｎ型エミッタ領域、10は、金属電極であり、11は、
二重に形成された溝型絶縁領域である。
断面図である。同図において、１は、Ｐ型半導体基板、
２は、基板１内に形成された高濃度Ｎ型埋込層、３は、
Ｎ型埋込層２の間に形成された高濃度Ｐ型埋込層、４
は、Ｐ型半導体基板１上に堆積されたＮ型エピタキシャ
ル層、６は、基板表面および溝内壁を覆う酸化膜、７、
８、９は、それぞれ、Ｎ型コレクタ領域、Ｐ型ベース領
域、Ｎ型エミッタ領域、10は、金属電極であり、11は、
二重に形成された溝型絶縁領域である。
この半導体装置は、次のように形成される。まず、Ｐ
型半導体基板１上に、高濃度Ｎ型埋込層２と高濃度Ｐ型
埋込層３とを形成し、その後、その上にＮ型エピタキシ
ャル層４を形成する。次に、埋込層２と埋込層３との間
にエピタキシャル層４を貫通し、埋込層２の下面よりそ
の底部が低くなるように溝を形成し、その溝の内壁に絶
縁層を形成した後、溝内にポリシリコンを充填する。次
いで、コレクタ領域７、ベース領域８、エミッタ領域９
および電極10を形成する。
型半導体基板１上に、高濃度Ｎ型埋込層２と高濃度Ｐ型
埋込層３とを形成し、その後、その上にＮ型エピタキシ
ャル層４を形成する。次に、埋込層２と埋込層３との間
にエピタキシャル層４を貫通し、埋込層２の下面よりそ
の底部が低くなるように溝を形成し、その溝の内壁に絶
縁層を形成した後、溝内にポリシリコンを充填する。次
いで、コレクタ領域７、ベース領域８、エミッタ領域９
および電極10を形成する。
このように形成された構造では、素子間の距離を短縮
しても、Ｐ型半導体基板１に溝型絶縁領域11が喰い込ん
だ分だけ実質的に高濃度Ｎ型埋込層と高濃度Ｐ型埋込層
との間隔が拡がるため、絶縁耐圧を高く保つことができ
る。この点を更に具体的に説明する。Ｎ型エピタキシャ
ル層４の膜厚は、コレクタ−ベース接合耐圧を30V以上
に保つために、従来例と同様に、2.5μｍとする一方、
高密度化を図るために、高濃度Ｎ型埋込層２と高濃度Ｐ
型埋込層３の間隔を３μｍとし、その間にＮ型エピタキ
シャル層４の表面からＰ型半導体基板１に3.5μｍ喰い
込んだ幅１μｍの溝型絶縁領域11を設ける（溝の深さは
６μｍ）。このようにすると、高濃度Ｎ型埋込層２と高
濃度Ｐ型埋込層３との間隔が、実質的に８μｍとなる。
この場合、素子間距離は、８μｍと従来例の20μｍを大
幅に短縮することができる。
しても、Ｐ型半導体基板１に溝型絶縁領域11が喰い込ん
だ分だけ実質的に高濃度Ｎ型埋込層と高濃度Ｐ型埋込層
との間隔が拡がるため、絶縁耐圧を高く保つことができ
る。この点を更に具体的に説明する。Ｎ型エピタキシャ
ル層４の膜厚は、コレクタ−ベース接合耐圧を30V以上
に保つために、従来例と同様に、2.5μｍとする一方、
高密度化を図るために、高濃度Ｎ型埋込層２と高濃度Ｐ
型埋込層３の間隔を３μｍとし、その間にＮ型エピタキ
シャル層４の表面からＰ型半導体基板１に3.5μｍ喰い
込んだ幅１μｍの溝型絶縁領域11を設ける（溝の深さは
６μｍ）。このようにすると、高濃度Ｎ型埋込層２と高
濃度Ｐ型埋込層３との間隔が、実質的に８μｍとなる。
この場合、素子間距離は、８μｍと従来例の20μｍを大
幅に短縮することができる。
第２図は、本発明の他の実施例を示す断面図である。
この例は、高集積化を図るために、素子間の距離をさら
に狭くしたものである。この実施例は、先の実施例と同
じように、Ｎ型エピタキシャル層の膜厚は2.5μｍであ
るが、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔
を０とし、その接合部分を貫いて、Ｎ型エピタキシャル
層４の表面からＰ型半導体基板１に、4.0μｍ喰い込ん
だ幅１μｍの溝型絶縁領域11を形成したものである。こ
のように溝型絶縁領域11を形成すると、実質的に、高濃
度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔が９μｍと
なる。この場合、溝型絶縁領域の深さは、6.5μｍであ
る。このように、この実施例では先の実施例より深い溝
型絶縁領域を形成することにより、埋込層間の耐圧を確
保しつつ、素子間の距離を８μｍから４μｍに縮めるこ
とができる。
この例は、高集積化を図るために、素子間の距離をさら
に狭くしたものである。この実施例は、先の実施例と同
じように、Ｎ型エピタキシャル層の膜厚は2.5μｍであ
るが、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔
を０とし、その接合部分を貫いて、Ｎ型エピタキシャル
層４の表面からＰ型半導体基板１に、4.0μｍ喰い込ん
だ幅１μｍの溝型絶縁領域11を形成したものである。こ
のように溝型絶縁領域11を形成すると、実質的に、高濃
度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔が９μｍと
なる。この場合、溝型絶縁領域の深さは、6.5μｍであ
る。このように、この実施例では先の実施例より深い溝
型絶縁領域を形成することにより、埋込層間の耐圧を確
保しつつ、素子間の距離を８μｍから４μｍに縮めるこ
とができる。
なお、溝内を充填する材料としてはポリシリコンの他
に、テトラオキシナイト、BPSG等を用いることもでき
る。
に、テトラオキシナイト、BPSG等を用いることもでき
る。
［発明の効果］ 以上説明したように本発明は、高濃度Ｎ型埋込層と高
濃度Ｐ型埋込層の間隔を狭くしてもその間に、Ｎ型エピ
タキシャル層の表面から、Ｐ型半導体基板に、十分に喰
い込んだ１対の溝型絶縁領域を設けることにより、両埋
込層間の実質的間隔を拡げることができ、かつ、素子と
素子との間の間隔を短縮せしめることができる。従っ
て、本発明によれば、高耐圧と高集積化とを同時に達成
することができる。
濃度Ｐ型埋込層の間隔を狭くしてもその間に、Ｎ型エピ
タキシャル層の表面から、Ｐ型半導体基板に、十分に喰
い込んだ１対の溝型絶縁領域を設けることにより、両埋
込層間の実質的間隔を拡げることができ、かつ、素子と
素子との間の間隔を短縮せしめることができる。従っ
て、本発明によれば、高耐圧と高集積化とを同時に達成
することができる。
また、本発明は、溝内に不純物をイオン注入するもの
ではないので、溝側部にＰ型領域を形成して絶縁耐圧を
劣化させることもない。
ではないので、溝側部にＰ型領域を形成して絶縁耐圧を
劣化させることもない。
第１図は、本発明の一実施例を示す断面図、第２図は、
本発明の他の実施例を示す断面図、第３図は、従来例の
断面図、第４図は、改良型従来例の断面図である。 １……Ｐ型半導体基板、２……高濃度Ｎ型埋込層、３…
…高濃度Ｐ型埋込層、４……Ｎ型エピタキシャル層、５
……Ｐ型絶縁領域、６……酸化膜、７……Ｎ型コレクタ
領域、８……Ｐ型ベース領域、９……Ｎ型エミッタ領
域、10……金属電極、11……溝型絶縁領域。
本発明の他の実施例を示す断面図、第３図は、従来例の
断面図、第４図は、改良型従来例の断面図である。 １……Ｐ型半導体基板、２……高濃度Ｎ型埋込層、３…
…高濃度Ｐ型埋込層、４……Ｎ型エピタキシャル層、５
……Ｐ型絶縁領域、６……酸化膜、７……Ｎ型コレクタ
領域、８……Ｐ型ベース領域、９……Ｎ型エミッタ領
域、10……金属電極、11……溝型絶縁領域。
Claims (1)
- 【請求項１】一導電型の半導体基板と、該一導電型半導
体基板内に形成された複数の高濃度逆導電型埋込層と、
前記一導電型半導体基板上に形成された逆導電型のエピ
タキシャル層とを具備し、前記複数の高濃度逆導電型埋
込層上には半導体素子が形成されている高耐圧半導体装
置において、相隣る前記高濃度逆導電型埋込層の間には
少なくとも２つの溝型絶縁領域が、前記逆導電型エピタ
キシャル層を貫通し、その底面が前記高濃度逆導電型埋
込層の下面より深くなるように形成され、かつ、前記少
なくとも２つの溝型絶縁領域に挟まれた領域内には、前
記一導電型半導体基板と前記逆導電型エピタキシャル層
との間に高濃度一導電型埋込層が形成されてなり、前記
２つの溝型絶縁領域とその間に挟まれた前記高濃度一導
電型埋込層のみによって素子間分離が達成されているこ
とを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220764A JP2715466B2 (ja) | 1988-09-03 | 1988-09-03 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220764A JP2715466B2 (ja) | 1988-09-03 | 1988-09-03 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268949A JPH0268949A (ja) | 1990-03-08 |
| JP2715466B2 true JP2715466B2 (ja) | 1998-02-18 |
Family
ID=16756184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220764A Expired - Lifetime JP2715466B2 (ja) | 1988-09-03 | 1988-09-03 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715466B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1037274A3 (en) * | 1998-10-23 | 2001-03-14 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| US6451655B1 (en) | 1999-08-26 | 2002-09-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension |
| US6495423B1 (en) | 1999-08-26 | 2002-12-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112340A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-03 JP JP63220764A patent/JP2715466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0268949A (ja) | 1990-03-08 |
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