JPS60187048A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術に関し、例えば、半導体集積回
路におけるコンデンサの形成に利用して有効な技術に関
する。

［背景技術］ 第１図し；カレントス、インチ回路Ｃ８と基準電圧発生
回路ＶＧおよびエミッタフォロワＥＦとからなるＥＣＬ
　（エミッタ・カップルド・ロジック）回路の一例が示
されている。

このＥＣＬ回路においては、カレントスイッチ回路Ｃ８
を構成する差動形のトランジスタＱ１のベースに印加さ
れる入力信号Ｖｉｎの周波数が高くなると、基準電圧発
生回路ＶＧから供給される基準電圧ｖｂｂが印加されて
いる他方の１ヘランジスタＱ２が入力信号Ｖ　ｉ　ｎの
変化に応答しきれなくなる。そのため、入力信号Ｖ　ｉ
　ｎが変化したとき、トランジスタＱ２に急に大きなベ
ース電流が流されることがある。この場合、基準電圧発
生回路ＶＧが理想的な電源であれば、インピーダンスが
ゼロとみなされるので、トランジスタＱ２に対し、充分
かつ速やかに大きなベース電流を供給することができ、
これによって基準電圧ｖｂｂが変動されることもない。

ところが、半導体集積回路化された実際のＥＣＬ回路で
は、基準電圧発生回路ＶＧが理想的な電源とはならず、
ある有限値のインピーダンスを有している。そのため、
急激な電流の変化に追従できずに、基準電圧ｖｂｂが変
動してＥＣＬ回路のロジックスレッショールドが変化し
てしまうという欠点がある。この場合、第１図に破線で
示すように、基準電圧発生回路ＶＧの出力ノードｎＯと
電源電圧ｖＥＥとの間にバイパスコンデンサｃｂを接続
することにより、基準電圧発生回路ＶＧのインピーダン
スを低くシ、トランジスタＱ２のベース電流の急激な変
動に追従できるようにして、基準電圧ｖｂｂを安定にさ
せることができる。

ところで、上記のように基準電圧発生回路ＶＧの出力ノ
ードに接続さ九るバイパスコンデンサＣｂは、容量が大
きいほど電源のインピーダンスを低くすることができる
。しかし、周知のように半導体集積回路においては、チ
ップ上に容量の大きなコンデンサを作ることは困難であ
り、チップサイズを増大させるという問題点がある。

［発明の目的］ この発明の目的は、半導体集積回路において、チップサ
イズを増大させることなく比較的大きな容量のコンデン
サを形成することができるような半導体技術を提供する
ことにある。

この発明の他の目的は、拡散層の接合容量をコンデンサ
として有効に利用できるようにする技術を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、この発明は、Ｎ＋埋込層と基板との間の接合
容量を利用することにより、チップサイズを増大させる
ことなく、比較的大きな容量のコンデンサを構成できる
ようにするとともに、Ｎ＋埋込層と基板をそれぞれ基板
の主面上まで引き上げる引上げ口と、この引上げ口にそ
れぞれ接合される電極を基板の同一箇所に対をなすよう
に配設することによって、Ｎ＋埋込層と基板との間の接
合容量に対し直列に接続される等価抵抗を減少させて、
接合容量をコンデンサとして有効に利用できるようにす
るという上記目的を達成するものである。

［実施例１］ 第２図は、本発明をバイポーラ集積回路に適用した場合
の第１の実施例を示す。

この実施例では、特に制限されないが、Ｐ型シリコンか
らなる半導体基板１上に部分的にＮ＋埋込Ｗｊ２が形成
され、その上にＮ−エピタキシャル層３が形成されてい
る。この場合、Ｎ十埋込層２は、例えば■〕型半導体基
板１上に酸化膜を形成してから、この酸化膜の適当袈位
置に埋込み拡散用パターンの穴をあけ、この酸化膜をマ
スクとしてＮ型不純物を選択的に熱拡散させることによ
り形成される。また、Ｎ−エピタキシャル層３は、上記
Ｎ＋埋込ＷＪ２の形成のマスクとなった酸化膜を除去し
てから、基板１の上に全面的に気相成長されて形成され
る。

それから、Ｎ−エピタキシャル層３の表面に酸化膜およ
び窒化膜等を形成し、これをマスクとしてＮ−エピタキ
シャル層３およびＮ十埋込層２を貫通するようなＵ溝が
形成され、このＵ溝の内側に酸化膜等の絶縁膜５を形成
してから、その内側にポリシリコン（多結晶シリコン）
６を充填し、その表面に酸化膜７を形成することにより
、Ｕ溝分離領域８が設けられている。

特に制限されないが、この実施例では、基板１の主面上
の酸化膜７を介してアルミ配線９ａ、９ｂ、９ｃ・・・
・が形成されている配線領域９の下方に予め上記Ｎ＋埋
込層２を形成しておき、この配線領域下のＮ＋埋込層２
の一端にＮ＋埋込層２の引上げ口となるＮ＋領域１１が
形成されている。

特に制限されないが、このＮ＋領域１１は図示しないバ
イポーラトランジスタのコレクタ引上げ口となるＮ＋拡
散層の形成と同時に形成されるようにされている。

また、上記配線領域下のＮ＋埋込層２と少し離れた基板
上の任意の位置には、上記Ｕ溝分離領域δによって囲ま
れた基板の引上げ口となるＰ＋領域１０が形成されてい
る。このＰ＋領域１０は、特に制限されないが、例えば
Ｎ−型エピタキシャル層３の形成後、Ｕ溝分離領域８の
形成前にイオン打込みを行ない熱拡散させることにより
形成されている。

そして、上記各引上げ口１１とｌＯには、配線９ａ、９
ｂ、・・・・と同時にアルミ電極４ａと４ｂが形成され
ている。この電極４ａと４ｂが、アルミ配線を介して第
１図に示すような基準電圧発生回路ＶＧのような内部電
源回路の出力ノードｎ０と電源電圧Ｖヵと９に接続され
るようにされている。

つまり、この実施例では、上記配線領域下のＮ＋埋込層
２と基板１との間に寄生する接合容量を内部電源回路の
バイパスコンデンサのして利用している。そのため、こ
の実施例によれば、チップサイズを増大させることなく
バイパスコンデンサｃｂを構成することができる。

ただし、このようなＮ＋埋込層２と基板ｌとの間の接合
容量を利用するコンデンサにあっては、レイアウトの都
合で第２図に示すように、Ｎ″゛埋込層２の引上げ口１
１と基板１の引上げ口１０を互いに離れたところに形成
し、各引上げ口１１と１０にそれぞれバイパスコンデン
サｃｂの電４＠４ａ、４ｂを形成すると、基板■および
Ｎ＋埋込層２の有するシート抵抗によって、接合容量（
バイパスコンデンサ）に対し、等測的に抵抗が直列に接
続されることになる。そのため、接合容量と直列に接続
された等価抵抗がバイパスコンデンサの効果を減少させ
てしまうという不都合がある。そこで、このような不都
合を解決した実施例を次に説明する。

［実施例２］ 第３図および第４図には本発明の第２の実施例が示され
ている。

この実施例では、コンデンサが形成されるべき領域に予
めＮ＋埋込層２を形成しておきこのＮ＋埋込層２を貫通
するようにＵ溝分離領域８を形成するところまでは第１
の実施例と同様である。しかして、この実施例では上記
Ｕ溝分離領域８が環状に形成され、この環状のＵ溝分離
領域８に囲まれ周囲のエピタキシャル層３から分離され
たＮ−エピタキシャル層内にＮ＋埋込層２に達するよう
なＮ＋埋込層２の引上げ口となるＮ＋領域１１が形成さ
れている。このＮ＋領域１１は前記実施例同様、コレク
タ引上げ口の形成と同時に行なわれるＮ型不純物の拡散
によって形成される。

特に制限されないが、上記Ｎ＋埋込層２の引上げ口とな
るＮ″′領域１１の表面には、エミッタ領域の形成のた
めのＮ型不純物の拡散工程によってさらにＮ型不純物が
注入され、濃度が高くされている。

また、この実施例では、上記Ｕ溝分離領域８の外側にこ
れを囲繞するように、基板ｌの引−ＬげＬｌとなるＰ＋
領域１０が形成されている。このｐ　−Ｌ領域ｌＯは、
前記実施例同様、例えばＮ−型エピタキシャル層３の形
成後、Ｕ溝分離領域８の形成前にイオン打込みを行ない
熱拡散させることにより形成される。

そして、上記Ｕ溝分離領域８によって囲まれたべ＋領域
１１の表面およびＵ溝分離領域８の外側のＰ＋領域１０
の表面にコンデンサの端子となるアルミ電極４ａ、４ｂ
が形成され、アルミ配線によって図示しない回路の所望
の素子領域に接続されるようにされている。

その結果、第４図に示すようにＮ＋埋込層２の引上げ口
（１１）上に矩形状のアルミ電極４ａが形成され、これ
を囲むように環状のアルミ電極４ｂが形成される。環状
のアルミ電極４ｂは、一部が切断され、この切断部１４
ｂからアルミ配線４ｂの内側のアルミ電極４ａを他の素
子に接続させるだめのアルミ配線１４ａが引き出されて
いる。

そいて、Ｕ溝分離領域８で囲まれたＮ−１埋込層２と基
板１間の接合容量が、例えば第１図に示すような基準電
圧発生回路ＶＧにおけるバイパスコンデンサｃｂとして
使用されるようにされる。このような構成によると、Ｎ
＋埋込層２の引」二げ口（１１）を基板１の引上げ口（
１０）が取り込むように近接して設けられるため、アル
ミ電極４ａと４ｂとの間に接合容量と直列に接続される
等価的な抵抗の値が下がる。そのため、直列抵抗による
接合容量のコンデンサとしての効果の減少が防止され、
はぼ純粋なコンデンサが得られる。

その結果、上記のような接合容量が第１図に示すような
基準電圧発生回路ＶＧにおけるバイパスコンデンサｃｂ
として使用される場合には、基準電圧発生回路のインピ
ーダンスを有効に下げることができ、入力信号の変化に
伴なう基準電圧ｖｂｂの変動が伸側されるようになる。

なお、上記実施例では特に制限されないが、基板１の引
上げ口となるＰ＋領域１０の周囲にもＵ溝分離領域１８
が設けられ、配線領域や素子領域と分離されている。た
だし、Ｎ　−１−Ｊ！ｌ！込層２の引−にげ口（１１）
と基板１の引上げ口（１ｏ）との間のＵ溝分離領域８や
Ｐ＋領域１０の外側のＵ溝分離領域１８は必ずしも設け
る必要がなく、プロセスとの関係で省略することも可能
である。

また、上記実施例では、第３図に示すように環状に形成
された基板１の引上げ口Ｈｏ）および電極４ｂの内側に
Ｎ＋埋込層２の引上げ口（１１）およびその電極４ａを
配設しているが、これに限定されるものでなく、例えば
第５図（Ａ）に示すように、電極４ａと４ｂをそれぞれ
櫛形に形成して、互いに噛み合わせるように近接して配
設したり、あるいは第５図（Ｂ）に示すように矩形状の
電極４ａ、４ｂを単に並べて配設した構成としてもよい
。

［実施例３コ 第６図には、本発明を半導体基板上に形成されたバイポ
ーラトランジスタのコレクタと基板との間の寄生容量０
７Ｂを測定するために設けられる測定用素子に適用した
場合の実施例が示されているこの実施例では、コレクタ
容量Ｃ１ｓの測定用に形成されたトランジスタＱの周囲
にＵ溝分離領域８が形成され、その周囲にこれを囲繞す
るように基板１の引上げ口となるＰ＋領域１０が環状に
形成されている。そして、このＩ〕４′領域ＩＯの表面
およびコレクタ引上げ口となるＮ＋領域２１の表面にそ
れぞれアルミ電極４ａ、４ｂが形成されている。なお、
図において２２は、トランジスタのベース領域となるＰ
型拡散層、２３はエミッタ領域となるＮ型拡散層である
。

この実施例によれば、コレクタ容量測定用に形成された
トランジスタＱの周囲に基板１の引」−げ口（１０）が
形成されているため、電極４ｃと４ｂにそれぞれ測定用
プローブを当てて、コレクタ容量ＣＴｓを測定する際に
、コレクタ容量ＣＴ３と直列に接続される基板１の抵抗
が小さくなる。そのため、純粋なコレクタ容量ＣＴｓの
みを直接測定することができ、４１す定誤差が小さくな
る。

つまり、従来は、半導体集積回路が形成される半導体基
板の主面上の適当な複数箇所に、基板の引上げ口が形成
されており、このように任意に形成された基板の引上げ
口を使用してコレクタ容量Ｃｏ８の測定が行なわれてい
た。そのため、測定に使われる基板の引上げ口が測定用
素子から離れていることが多く、その結果、コレクタ容
量Ｃｒｓに直列に接続される基板の抵抗が大きくなって
測定誤差が大きくなっていた。しかし、本実施例の適用
により、等価的な直列抵抗が減少されるため、測定誤差
が小さくなるという効果がある。

［効果］ （１）Ｎ＋埋込層と基板との間の接合容量をコンデンサ
として利用するようにしたので、比較的面積の小さなコ
ンデンサ電極を基板上に設ければよいという作用により
、チップサイズを増大させることなく、比較的容量の大
きなコンデンサを半導体基板内に構成することができる
という効果がある。

（２）Ｎ＋埋込層と基板をそれぞれ基板の主面」二まで
引き上げる引上げ口と、この引上げ口にそれぞれ接合さ
れる電極を基板の同一箇所に互いに対をなすように配設
するようにしたので、Ｎ＋埋込層と基板との間の接合容
量に対し直列に接続される等価抵抗が減少されるという
作用により、接合容量をコンデンサとして有効に利用で
きるようになるという効果がある。

（３）Ｎ＋埋込層と基板をそれぞれ基板の主面上まで引
き上げる引上げ口と、この引上げ口にそれぞれ接合され
る電極を基板の同一箇所に互いに対をなすように配設す
るようにしたので、Ｎ＋埋込層と基板との間の接合容量
に対し直列に接続される等価抵抗を減少されるという作
用により、この接合容量を基準電圧発生回路のような電
源回路のバイパスコンデンサとして使用した場合に、電
源回路のインピーダンスが低減され、電圧の変動が減少
されるという効果がある。

（４）コレクタ容量等の測定用に設けられたトランジス
タの周囲に基板の引上げ口を設けるようにしたので、コ
レクタ容量に対し直列に接続される等価抵抗が減少され
るという作用により、トランジスタのコレクタ容量等の
測定誤差が小さくなるという効果がある。

以」二本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
、Ｕ溝分離領域によってＮ＋埋込層の引上げ口と基板の
引上げ口との分離がなされているが、Ｕ溝分離領域の代
わりにアイソプレーナ技術によるフィールド酸化膜や■
−〇ＣＯ８等の絶縁膜によって分離するようにしてもよ
い。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ集積回路
に適用した場合について説明したが、それに限定される
ものでなく、半導体基板−ヒにコンデンサを必要とする
すべての半導体集積回路装置に利用できるものである。

【図面の簡単な説明】

第１図は、本発明の適用の対象となるＥ　ＣＬ回路の一
例を示す回路図、 第２図は、Ｎ＋埋込層と基板との間の接合容量をコンデ
ンサとして利用した本発明の第１の実施例を示す要部断
面図、 第３図は、本発明の第日の実施例を示すもので第４図に
おける■−■線に沿った断面図、第４図は、コンデンサ
電極のレイアウトの一例を示す平面説明図、 第５図（Ａ）、（Ｂ）は、コンデンサ電極のレイアウト
の他の例を示す平面説明図、 第６図は、本発明をコレクタ容量測定用の素子に適用し
た場合の一実施゛例を示す断面図である。 Ｃ８・・・・カレン１−スイッチ回路、ＶＧ・・・・電
源回路（基準電圧発生回路）、ＥＦ・・・・エミッタフ
ォロワ、Ｑｌ、Ｑ２・・・・差動トランジスタ、ｖｂｂ
・・・・Ｊ４％　ｒ（１４電圧、１・・・・半導体栽板
、２・・・・Ｎ＋埋込層、３・・・・Ｎ−型エピタキシ
ャル店、４’ａ、４ｂ・・・・コンデンサ電極、４ｃ・
・・・ＴＪＬ／クタ電極、５・・・・絶縁膜、６・・・
・ポリシリコン、７・・・・酸化膜、８，１８・・・・
Ｕ溝分離領域、１０・・・・Ｐ＋領域（基板引上げ口）
、１１・・・・Ｎ″−領域（Ｎ十埋込層引上げ口）、１
４ａ・・・・アルミ配線、１４ｂ・・・・切断部、２１
・・・・Ｎ十領域（コレクタ引上げ口）、２２・・・・
Ｐ型拡散層（ベース領域）、２３・・・・Ｎ型拡散層（
エミッタ領域）、Ｑ・・・・測定用トランジスタ、ｃｌ
ｓ・・・・コレクタ容量。 第　１　図 第３図 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に該半導体基板とは異なる導電型の埋
   込層が部分的に形成され、その上にエピタキシャル層が
   形成され、このエピタキシャル層の主面に回路を構成す
   る素子が形成されるようにされた半導体装置において、
   上記埋込層と基板をそれぞれエピタキシャル層の主面上
   まで引き上げる引上げ口が設けられ、この引上げ口に電
   極が各々形成されることにより、上記埋込層と基板との
   間の接合容量が回路を構成するコンデンサとして使用さ
   れるようにされてなることを特徴とする半導体装置。 ２、上記埋込層と基板の各引上げ口およびこの引上げ口
   に接合される電極が、基板の同一箇所に互いに対をなす
   ように形成されてなることを特徴とする特許請求の範囲
   第１項記載の半導体装置。 ３、上記埋込層と基板との間の接合容量が、半導体基板
   の主面上に構成された電源回路のバイパスコンデンサと
   して使用されていることを特徴とする特許請求の範囲第
   １項もしくは第２項記載の半導体装置。