JP2643095B2 - Ｍｏｓｆｅｔ素子 - Google Patents

Ｍｏｓｆｅｔ素子

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JP2643095B2
JP2643095B2 JP6246144A JP24614494A JP2643095B2 JP 2643095 B2 JP2643095 B2 JP 2643095B2 JP 6246144 A JP6246144 A JP 6246144A JP 24614494 A JP24614494 A JP 24614494A JP 2643095 B2 JP2643095 B2 JP 2643095B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴ素子に係
り、特にかなり高い逆電圧及び非常に低い導通時抵抗で
高出力用途に使用し得るＭＯＳＦＥＴ素子に関するもの
である。
【０００２】
【従来の技術】ＭＯＳＦＥＴに対するバイポーラトラン
ジスタの主たる特徴は、バイポーラトランジスタの単位
導電領域当たりの導通時抵抗が非常に低い点にある。Ｍ
ＯＳＦＥＴはバイポーラトランジスタに対し多数の長所
を持っており、それは非常に高速なスイッチング速度、
非常に高い利得、及び少数キャリア素子によって表され
る２次破壊特性のないことである。しかし、ＭＯＳＦＥ
Ｔは高い導通時抵抗を有するから、大出力スイッチング
の用途に用いられることは制限されている。
【０００３】
【発明が解決しようとする課題】このような従来技術に
より解決できなかったＭＯＳＦＥＴの大出力スイッチン
グの用途に使用できる低い順方向抵抗を有し、バイポー
ラトランジスタに対して数多くの利点の全てを保持した
ままでスイッチング形式の用途においてバイポーラトラ
ンジスタとより競争性を持つハイパワーのＭＯＳＦＥＴ
素子を提供すること、特に、素子の単位領域当たりの順
方向抵抗は、ＭＯＳＦＥＴ素子に従来存在した単位領域
当りの制限抵抗に比較して半減し、大電力用に適したＭ
ＯＳＦＥＴ素子を提供することが本発明の解決課題であ
る。
【０００４】
【課題を解決するための手段】前記課題を解決するため
の具体的手段は、特許請求の範囲に記載されている通
り、下記構成からなるものである。
【０００５】すなわち、第１の面及び該第１の面に平行
な第２の面を有するとともに第１の導電型の主ボディ部
を有し、該主ボディ部の表面が上記第１の面を構成して
なる半導体材料のウエハと、上記第１の導電型とは反対
の第２の導電型を有し、ウエハの上記第１の面から上記
主ボディ部内に対称に間隔をおいて配置されてなる多角
形状を有するベース領域と、互いに隣り合うベース領域
の間にて上記第１の面から第２の面に向かって伸び、１
×１０12乃至１×１０14原子／ｃｍ2のリン原子の注入
量に相当する導電率を有する共通導電領域と、ベース領
域の上記第１の面における周縁の内側にて上記第１の面
から上記ベース領域内に配置されてなり、上記第１導電
型を有する材料からなる多角形のリング形状を有するソ
ース領域と、該ソース領域の外周エッジとベース領域の
上記周縁との間に形成され、上記第１の導電型のチャン
ネルが形成されるチャンネル領域と、上記第１の面にて
上記共通導電領域及びチャンネル領域上に伸びるゲート
絶縁層と、該ゲート絶縁層の上に形成されたゲート電極
と、上記各ソース領域及びそれらのベース領域と接続さ
れたソース電極と、上記共通導電領域に結合されるドレ
イン電極とを備えたことを特徴とする。
【０００６】
【発明の作用及び効果】本発明のＭＯＳＦＥＴ素子にお
いては、上記共通導電領域は、互いに隣り合うベース領
域の間にてウエハの第１の面から第２の面に向かって伸
び、１×１０12乃至１×１０14原子／ｃｍ2のリン原子
の注入量に相当する導電率を有する。
【０００７】共通導電領域が上記のような導電率を有す
ることにより、共通導電領域は高導電ｎ（+）に形成さ
れ、ＭＯＳＦＥＴ素子の導通時抵抗が低下する。さら
に、上記高導電ｎ（+）により、第１の導電型を有する
ウエハの主ボディ部と第１導電型とは反対の第２の導電
型を有するベース領域の接合により形成される空乏層が
上記共通導電領域内において広がるのが抑えられる。こ
れにより、共通導電領域を流れる電流は、共通導電領域
内を、比較的、上記空乏層により妨げられることなく流
れることができる。
【０００８】このことはＭＯＳＦＥＴ素子の単位領域当
たり導通時抵抗を半減させる。加えて、ベース領域とソ
ース領域を多角形に形成して成る幾何学図形的配列は、
この区画式構造で作り出される高い詰め込み密度が、Ｍ
ＯＳＦＥＴの従来公知の幾何学形状のいづれのものより
も単一面積当たりのチャンネル幅をより大きく生み出す
ために、チップ表面の素子のパッキングを向上すると共
に素子の順方向抵抗をより小さくすることができる。
【０００９】この結果として構成された本発明のＭＯＳ
ＦＥＴ素子は、従来の大出力用バイポーラトランジスタ
素子に匹敵し得るようになった。それは、本発明のＭＯ
ＳＦＥＴ素子がバイポーラ素子に対するＭＯＳＦＥＴ素
子の長所の全てを保持しながら、バイポーラ素子の主た
る長所であるかなり低い順方向抵抗をも併有することが
できるようになったからである。
【００１０】
【実施例】以下に、添付の図面を参照して本発明の実施
例を説明する。
【００１１】まず、本発明と関連するＭＯＳＦＥＴ素子
の参考例を示す図１及び図２について説明する。これら
の図は、素子の電流通過領域を増すための図１に最もよ
く示された曲がりくねった通路２１を伴う素子電極を備
えたシリコン単結晶のチップ２０（または何らかの他の
適当な材料）を示している。なお、前記通路２１は、他
の幾何学形状であってもよい。図示の素子は、約４００
Ｖの逆電圧及び５０ｃｍのチャンネル幅で約０．４Ωよ
り少ない導通時抵抗を有する９０Ｖから４００Ｖの逆電
圧を有する素子が形成された。４００Ｖ素子は、３０Ａ
のパルス電流を流す。９０Ｖ素子は、５０ｃｍのチャン
ネル長で約０．１Ωの順方向導通時抵抗を有し、約１０
０Ａまでのパルス電流を流す。チャンネル幅を変えるこ
とにより高電圧または定電圧の素子が形成される。
【００１２】現在知られているＭＯＳＦＥＴ素子は、上
記よりも高い導通時抵抗を有する。例えば、以下に記述
されたものと比較し得る従来技術により形成された４０
０ＶＭＯＳＦＥＴは、約１．５Ωより大きな導通時抵抗
を有し、これに対し本発明により形成された素子の導通
抵抗は、約０．４Ωより小さい。更に、ハイパワースイ
ッチング素子としての本発明のＭＯＳＦＥＴは、多数キ
ャリヤ素子として動作するからＭＯＳＦＥＴ素子に望ま
れる利点の全てを有する。これらの利点としては、高い
スイッチング速度、高利得及び少数キャリヤ素子に存在
する二次破壊特性の除去が挙げられる。
【００１３】図１及び図２の素子は、金属ゲート電極２
４によって分割された２つのソース電極２２及び２３を
有し、金属ゲート電極２４は二酸化シリコン層２５によ
って半導体素子表面に固定されるがそれから離間されて
いる。ゲート酸化物２４の曲りくねった通路は、実際に
は、全長５０ｃｍの長さを有し、かつ６６７の数の数の
うねりを有するが図１では簡略化して示してある。他の
チャンネル幅も用いられ得る。ソース電極２２及び２３
は図示のように横方向に延び逆電圧条件下で形成される
デプリーション領域の拡張を助長するように電界板とし
て働く。ソース電極２２及び２３の各々は、ウエハの底
部に固定された共通のドレイン電極２６に電流を供給す
る。素子の相対的寸法、特に厚さは、説明の便宜上、図
２では大幅に拡大されている。シリコンチップまたはウ
エハ２０は約０．３６ｍｍの厚さを有するｎ（+）基板
上に形成される。ｎ（-）エピタキシャル層は、チップ
（基板）２０上に設けられ、所望の逆電圧に応じた厚さ
と抵抗率を有する。このエピタキシャル層中に形成され
た全ての接合（ジャンクション）はかなり高い抵抗率を
有する。図示された実施例において、エピタキシャル層
は、約３５ミクロンの厚さ及び約２０Ω-ｃｍの抵抗率
を有する。９０Ｖ素子に対して、エピタキシャル層２０
は１０ミクロン厚で約２．５Ω−ｃｍの抵抗率を有す
る。５０ｃｍのチャンネル幅は、素子に所望の電流通電
容量を与えるためにも用いられる。
【００１４】図１及び図２に図示されたＭＯＳＦＥＴ素
子において、ソース電極２２及び２３の各々の下方に細
長い曲がりくねったｐ（+）領域があり、この領域は第
１図に示す曲がりくねった通路の周辺に延びる。これら
のｐ（+）導電領域は、図２にｐ（+）領域３０，３１と
してそれぞれ示されており、大径の曲率を形成するため
に最大ｐ（+）領域深さが著しく誇張されている点を除
いて従来技術のそれらと同様である。これは素子がより
高い逆電圧に耐えることを可能にする。例えば、領域３
０及び３１の深さが図２の寸法ｘで約４ミクロン、図２
の寸法ｙで約３ミクロンであることが望ましい。
【００１５】Ｄ−ＭＯＳ製造技術を用いることにより、
２つのｎ（+）領域３２及び３３がソース電極２２及び
２３の下方にそれぞれ形成され、ｐ（+）領域３０及び
３１と共にｎ型チャンネル領域３４及び３５をそれぞれ
画定する。チャンネル領域３４及び３５は、ゲート酸化
物２５の下方に配され、ソース２２及び２３から反転層
３４，３５を介してゲート２４下方に配された中央領域
４０へ、次いでドレイン電極２６への導電を行うために
ゲート２４にバイアス信号の適当な印加を行うことによ
り反転し得る。チャンネル３４及び３５は約１ミクロン
の長さを有する。
【００１６】従来の考えによれば、チャンネル３４と３
５の間（及びｐ（+）領域３０及び３１の間）の中央ｎ
（-）領域は、素子が高い逆電圧に耐えるためには高い
抵抗率をもつべきであるとされていた。しかし、かなり
高い抵抗率のｎ（-）物質はまた、素子の順方向導通時
抵抗を高くする重大な要素でもある。
【００１７】本発明の特徴によれば、この共通導電領域
の重要な部分は、かなり高い導電性に形成され、ゲート
酸化物２５の直下に配されたｎ（+）領域４０からな
る。ｎ（+）領域４０は、約４ミクロンの深さのもので
あるが、約３ミクロンから約６ミクロンの範囲の深さで
もよい。その正確な導電率は、知られていないが深さに
よって変化し、下方のｎ（-）領域に比較し高い導電率
である。特に、ｎ（+）領域４０は、温度１１５０℃か
ら１２５０℃で３０分から２４０分の拡散条件を伴った
５０ＫＶにおける１×１０12乃至１×１０14リン原子／
ｃｍ2の総イオン注入量によって定まる高い導電率を有
する。拡散または他の操作によって、この領域４０をか
なり高導電ｎ（+）物質とすることにより，素子特性は
格段に改善され、素子の順方向導通時抵抗は半減するこ
とが分かった。さらに、高導電率のｎ（+）領域４０を
設けることは、ＭＯＳＦＥＴ素子の逆電圧特性を損なう
ものではないことも分かった。従って、ゲート酸化物２
５の下方でチャンネル３４と３５の間の領域４０をより
高導電性にすることにより、目的とする大出力スイッチ
ング素子の順方向導通時抵抗は格段に減少し、ＭＯＳＦ
ＥＴ素子は、ＭＯＳＦＥＴ多数キャリヤ動作の利点の全
てを保持しながら同等の接合型素子を凌駕するものであ
る。
【００１８】図１及び図２についての上記説明におい
て、導電チャンネル３４及び３５はｐ（+）物質であ
り、従って、これらは適当なゲート電圧の印加により、
ソース２２及び２３から中央領域４０へ多数キャリヤ導
電チャンネルを設けるためにｎ型導電に反転されること
が分かる。しかし、明らかにこれらの導電型式の全て
は、既述のように素子がｎ−チャンネル素子としてより
もｐ−チャンネル素子として働き得るように反転されて
いてもよい。
【００１９】図１及び図２の素子を構成する一つの方法
を参考例として図３乃至図６に示す。図３によれば、ベ
ースウエハ２０は、その上部にｎ（-）エピタキシャル
層を有するｎ（+）物質として示されている。厚い酸化
物層５０がウエハ２０上に形成され、そこに窓５１及び
５２が設けられている。これら窓５１及び５２は、ｐ（
+）領域を形成するためにイオン注入装置内でホウ素原
子ビームに曝される。次いで注入されたホウ素原子は、
ウエハ中に深く拡散され、約４ミクロンの深さを有する
図３に示すような半円形のｐ（+）集中領域を形成す
る。この拡散操作中、窓５１、５２上に深さが浅い酸化
物層５３及び５４が成長する。
【００２０】次に図４に示すように、窓６１，６２が酸
化物層５０中に切られ、ｎ（+）注入が行われ、ｎ（-）
エピタキシャル層中にｎ（+）領域６３及び６４が注入
される。このｎ（+）注入はリンビームによって行われ
る。そして注入された領域は拡散工程に移され、１１５
０ ℃から１２５０℃で３０分から４時間の作業によ
り、１×１０12乃至１×１０14のリン原子／ｃｍ2の注
入量によって定まる濃度で、約３．５ミクロンの深さに
なるまで領域６３及び６４を拡げ深化させる。後述する
ように、領域６３及び６４は、素子の導通時抵抗を減少
させる新規なｎ（+）領域を形成する。
【００２１】ｎ（+）領域６３及び６４は、もし望むな
らエピタキシャル法で設けられてもよく、また、拡散し
なくてもよい。同様に、上記の如く構成された素子は当
業者に明かな何らかの所望工程により製造してもよい。
【００２２】製造方法における特有の工程は、図５に示
されているチャンネル注入及び拡散工程であり、ここで
は、ｐ（+）領域７１及び７２が領域６３及び６４にｎ
（+）注入するために用いられた同一の窓６１及び６２
を介して形成される。ｐ（+）領域７１及び７２は、１
１５０℃乃至１２５０℃で３０分乃至１２０分の拡散工
程を伴う約５×１０13乃至５×１０14原子／ｃｍ2のボ
ロンビームによる注入で形成される。
【００２３】次いで、図６に示すようにソース前処理及
びソース領域３２及び３３の拡散工程が行われる。これ
は、常法の非臨界的リン拡散工程によって行われ、この
工程では、拡散は窓６１及び６２を介して行われ、ソー
ス領域３２及び３３は他の予め形成された領域に対し自
動的に整列される。このように、ウエハは炉中におかれ
て８５０℃から１０００℃で１０〜５０分間キャリヤガ
ス中のＰＯＣｌ3に曝される。
【００２４】この工程が完了した時、図２において必要
とされた基本接合構成が酸化物の下方に構成され、この
接合構成は、目的とする素子の導電チャンネルとして作
用するもので、チャンネル３４と３５との間、及びｐ（
+）領域３０及び３１の間の部分に充填されたｎ（+）領
域が形成される。製造工程は、図６の工程から図２に示
す素子への製造へと続き、チップの頂部の酸化物面は適
当な方法で除去され、ソース電極２２，２３及びゲート
電極２４となる金属パターンが形成されて素子への電極
ができ上がる。そして、次の金属化操作により、ドレイ
ン電極２６が素子に設けられる。次いで、素子全体は適
当なコーティングにより被覆が施され、ソース電極２２
及び２３並びにゲート電極２４にリード線が接続され
る。この素子は、次いでドレイン接続具として働く何ら
かの導電支持体または筺体に固定されたドレイン電極と
共に保護筺体中に取り付けられる。
【００２５】図１及び図２に示すＭＯＳＦＥＴ素子にお
いては、ソース領域及びゲート領域並びにソース電極の
反対側のウエハの面上のドレインのそれぞれを図示のよ
うに蛇行する曲がりくねった迷路形状に形成してある。
このような形状は他の形状にしてもよい。例えば、図７
及び図８に示すように、単純な方形形状にしてもよく、
この構成においては、中央ソース８２を中心にしてリン
グ状ゲート８０とリング形状の第１ソース電極８１で囲
み、さらに、外周をドレイン電極８５で囲んだ平面形状
に形成した単純な方形構成にしてある。図８に示す素子
は、ｐ（-）シリコン単結晶８３のベースウエハ内に含
まれ、シリコン単結晶８３は、埋設されたｎ（+）領域
８４を有し、該領域の存在でソース８１を取り囲むドレ
イン電極８５に導く種々の電流通路の横方向の抵抗を減
少するようになっている。
【００２６】リング状のｎ（+）領域８６は、参考例と
して図８に示すように、素子内に形成され、本発明によ
れば、リング状の領域８６は、素子の全ての接合を含む
ｎ（-）エピタキシャル領域８７よりも格段に高い導電
率を有する。該領域８６は、ゲート酸化物８８の直下の
領域から下方へ伸び、リング状のｐ（+）領域８９と中
央のｐ（+）領域９１との間に形成された二つの導電チ
ャンネルの端部と結合する。前記領域８９及び９１は、
それぞれリング状のソース領域８１と中央のソース領域
８２の下方に位置する。
【００２７】図８にはまたｐ（+）領域８９の外周縁が
高逆電圧に素子が耐えるように大径を有することが示さ
れている。
【００２８】図８におけるｎ（+）領域９５は、ドレイ
ン電極８５に良好な接触を行うために設けられている。
ドレイン電極８５は、内側に位置するソース８１とは水
平方向にかなり離れており、例えば、両者の間隔は約９
０ミクロン以上になっている。ドレイン電極８５の外側
には、ｐ（+）絶縁拡散部９６が設けられていて、同一
チップまたはウエハ上の他の素子から当該素子を絶縁し
ている。
【００２９】図８の構成において、ソース８１及び８２
からの電流がエピタキシャル領域８７を通り抜けるよう
に領域８６を通り抜ける。電流は次いで横方向外方に流
れ、さらにドレイン電極８５まで流れる。図２の実施例
におけると同様、素子抵抗は高導電領域８６により大幅
に減少する。
【００３０】図８の構成を実施するにつき、ソース及び
ゲート電極を形成するのにどのような接触材料でも使用
可能な点に注目すべきである。例えば、アルミニウムが
ソース電極用に使用でき、ポリシリコン物質が図８の導
電ゲート８０または図２の導電ゲート２４に用いること
ができる。
【００３１】多数の他の幾何学形状が本発明の素子製造
のために用い得、それらの形状の一つとして複数の直線
的で平行なソース要素とその間に配されたゲートがあ
る。
【００３２】ソース電極２２及び２３は、前記の説明で
は別個の導線に接続される分離された電極として説明さ
れているが、ソース電極２２及び２３は、図９において
おいては、ゲート電極は、ゲート酸化物２５の頂部に設
けられたポリシリコン層１０１（アルミニウムに代わる
もの）である。このゲート電極は、酸化層１０２により
覆われ、導電層１０３が二つのソース２２及び２３を一
緒に接続し、ゲート電極１０１から絶縁された単一ソー
ス導体を形成する。ウエハの何れかの適当な縁部でゲー
ト電極への接続が行われる。
【００３３】図１０及び図１１図は、ＭＯＳＦＥＴの領
域４０が高導電性ｎ（+）として構成されたとき、順方
向抵抗が減少することを示す測定曲線の形状を示す。図
１０において、試験された素子は、エピタキシャル領域
のｎ（-）抵抗率を有する領域４０を持っている。この
ように、順方向抵抗は、図１０に示すように異なったゲ
ートバイアスにおいて高くなる。
【００３４】領域４０がｎ（+）導電率のＭＯＳＦＥＴ
素子においては、電子の速度飽和が生じる前に、全ての
ゲート電圧に対して、図１１図に示すように導通時抵抗
は劇的に減少する。
【００３５】本発明のソース領域の多角形構成は図１４
ないし図１６に最もよく示されている。
【００３６】図１４と図１５には、ゲート、ソース及び
ドレイン電極が設けられる前の状態の素子が示されてい
る。製造方法は、Ｄ−ＭＯＳ製造技術及びイオン注入技
術等の接合の形成及び電極の設置を最も良好に行うため
の上記方法を含む何れの形式のものでもよい。
【００３７】本発明の素子は、ｎチャンネルエンハンス
メント型素子として説明されているが、本発明は、ｐチ
ャンネル素子及びデプリーションモード素子にも適用で
きる。
【００３８】図１４及び図１５においては、基礎半導体
本体またはウエハ中に六角形のソース領域が形成されて
いる。図示の基礎半導体またはウエハは、図１５に示す
ように薄いＮ−エピタキシャル領域１２１が設けられシ
リコン単結晶のＮ型ウエハ１２０として示されている。
すべての接合がエピタキシャル領域１２１に形成され
る。適当なマスクを用いることにより、図１４及び図１
５の領域１２２及び１２３のような複数のＰ型領域が半
導体ウエハ領域１２１の一方の表面に形成され、これら
の領域は、一般に多角形であり、望ましくは六角形の形
状である。
【００３９】前記の多角領域は、非常に数多く形成され
る。例えば、２．５４ｍｍ×３．５５６ｍｍの表面寸法
を有する素子では、約６６００の多角領域が形成され、
チャンネル幅のトータルが約５５８．８ｍｍとなる。多
角形領域の各々における互いに対向する２つの側部の間
隔寸法は、約０．０２５４ｍｍ、またはこれ以下のもの
である。また、隣合う多角形領域の直線測部同士の間隔
寸法は、約０．０１５ｍｍである。前記の寸法は一例で
ある。
【００４０】ｐ（+）領域１２２及び１２３は、高くか
つ信頼性ある電界特性を形成するのに望ましい約５ミク
ロンの深さｄを有する。ｐ領域の各々は、ｐ領域１２２
及び１２３それぞれの段領域１２４及び２５として示さ
れている外側段領域を有し、これらは、それぞれ約１．
５ミクロンの深さｓを有している。この距離は素子のキ
ャパシタンスを減少するためできるだけ小さい方がよ
い。
【００４１】多角形の領域１２２及び１２３を含む多角
領域の各々はそれぞれＮ+多角形リング領域１２６及び
１２７を受入れる。段部１２４及び１２５は、それぞれ
領域１２６及び１２７の下方に位置する。Ｎ+領域１２
６及び１２７は比較的導電性のＮ+領域１２８と協動す
る。この領域１２８は、隣り合うｐ型多角形間に配され
たＮ領域であり、ソース領域と後述するドレイン電極と
の間に種々のチャンネルを画定する。
【００４２】高導電性Ｎ+領域１２８は米国特許第４，
３７６，２８６号に記載された方法で形成され、しかも
この領域１２８は当該特許の要旨であり、素子の非常に
低い順方向抵抗特性を有する。
【００４３】図１４及び図１５において、ウエハの全表
面は酸化物層または結合した通常の酸化物と窒化物の層
で覆われており、これらの層は種々の接合を構成するた
めに形成される。この層は絶縁層１３０として示されて
いる。絶縁層１３０には、多角形の領域１２２及び１２
３の直上開口１３１及び１３２のような多角形状の開口
が設けられている。開口１３１及び１３２は、それぞれ
領域１２２及び１２３用のＮ+型ソースリング１２６及
び１２７に部分的に重なる。多角形の開口の形成後に残
る酸化物帯体としての絶縁層１３０は素子のゲート酸化
物となる。
【００４４】次いで、図１６に示すように電極が設けら
れる。これらは、絶縁層（酸化物部分）１３０の上に格
子状に重なるポリシリコンの電極１４０，１４１，１４
２である。
【００４５】続いて、二酸化シリコン皮膜が図１６のポ
リシリコン電極１４０，１４１，１４２の上に、皮膜部
分１４５，１４６，１４７が設けられ、これらは、ポリ
シリコン制御電極と、引き続いてウエハの全上面上に設
けられソース電極等を絶縁する。図１６において、ソー
ス電極は、アルミニウムのような所望の物質からなる導
電皮膜１５０として示されている。ドレイン電極１５１
も素子に設けられる。
【００４６】図１６図に示された素子は、チャンネル領
域が、それぞれ独立したソースの各々と、最終的にドレ
イン電極１５１に導く半導体物質の本体との間にチャン
ネル領域が形成されるＮチャンネル型素子である。この
ように、チャンネル領域１６０は、ソース電極１５０に
接続されるリング上のソース領域１２６と、ドレイン電
極１５１に導くＮ+領域１２８との間に形成される。チ
ャンネル１６０はゲート１４０に適当な制御電圧を与え
ることによりＮ型導電率のものに変えられる。同様に、
チャンネル１６１及び１６２は、ソース電極１５０に接
続されるソース領域１２６とドレイン電極１５１に導く
取り囲んだＮ+領域１２８との間に形成される。このよ
うに、図１５の電極１４１を含んでポリシリコンのゲー
ト電極に適当な制御電圧を与えると、チャンネル１６１
及び１６２は導電性となり、ソース電極１５０からドレ
イン電極１５１への多数キャリヤ導電を可能とする。
【００４７】ソースの各々は平行な導電路を形成し、例
えば、ゲート電極１４２下方のチャンネル１６３及び１
６４は、リング状のソース領域１２７及びＮ型ソース領
域１７０からＮ+領域１２８及びドレイン電極１５１へ
の導電を可能とする。
【００４８】図１５及び図１６にはウエハの端部を包み
込むｐ型端部領域１７１が示されている。
【００４９】図１６の電極１５０は、望ましくはアルミ
ニウム電極である。この電極１５０の接触領域は、ｐ型
領域１２２のより深い深部を全体的に覆い、かつ正合し
ている。これは電極１５０用に用いられたアルミニウム
がｐ型物質の非常に薄い領域を打ち抜く（スパイクスル
ー）ことが分かったために行われる。このように、本発
明の一つの特徴は、電極１５０がｐ領域１２２及び１２
３のようなｐ領域の前記深部を重点的に確実に覆う点に
ある。これにより、素子キャパシタンスを減少させるた
めに前記段部１２４及び１２５によって形成される活性
チャンネル領域を望ましい薄さにすることができる。
【００５０】図１２は、図１６の多角形状のソースパタ
ーンを用い多完成されたＭＯＳＦＥＴ素子を示してい
る。図１２の前記素子は、刻設された四周の領域１８
０，１８１，１８２，１８３により囲まれている。これ
ら領域にそって分断すれば、ウエハの本体から０．２５
ｍｍ×０．３５５６ｍｍの寸法の単位素子が切り取ら
れ、分離される。
【００５１】上記の多角形状の領域は、複数の行及び列
をなして１枚のウエハに形成される。例えば、符号Ａで
示される範囲には、約０．２１０ｍｍで多角形の６５列
を含み、また符号Ｂで示される範囲は、約０．３７６ｍ
ｍの多角形１００列を含むものであり、さらにソース接
続パッド１９０とゲート接続パッド１９１との間の符号
Ｃで示される範囲には前記多角形状の領域が８２列形成
される。ソースパッド１９０は、重金属から構成され、
アルミニウムのソース電極１５０に直接接続され、導線
が接続される。
【００５２】ゲート接続パッド１９１は、複数のフィン
ガー１９２，１９３，１９４及び１９５に電気的に接続
され、これらフィンガーは、前記多角形状の領域を有す
る外側表面上に対称に形成され、図１３との関連で説明
されるようにポリシリコンゲートに電気的に接続され
る。
【００５３】製造工程の最終段階で、素子の外縁２は、
図１２に示す電界板２０１に接続されるリング状の深度
の深いＰ+拡散部１７１が設けられる。
【００５４】図１３は、ゲートパッド１９１の一部及び
ゲートフィンガー１９４及び１９５を断面で示してい
る。素子のＲＣ遅延定数を減少するには、ポリシリコン
のゲートに複数の電極を形成することが望ましい。ポリ
シリコンのゲートは、複数の領域２１０，２１１，２１
２を含む多数の領域を有し、これら領域は外方に延び、
且つ、ゲートパッドの延長部及びゲートフィンガー１９
４及び１９５を受け入れる。ポリシリコンゲート領域
は、図１６の酸化物皮膜１４５−１４６−１４７の形成
中は露出されており、ソース電極５０によって被覆され
ない。図１３において、軸２２０は図１２に示された対
称軸２２０である。
【００５５】本発明は好適な実施例との関連について説
明したが、当業者であれば多数の変形、修正が可能なこ
とが明白であろう。それ故、本発明は、明細書、図面な
らびに特許請求の範囲の記載のみに限定すべきではな
い。
【図面の簡単な説明】
【図１】 特に２つのソース及びゲートの金属パターン
を示す本発明と関連したＭＯＳＦＥＴ素子の参考例とし
て示す平面図である。
【図２】 図１の２−２線矢視方向断面図である。
【図３】 特にＰ+接触の注入及び拡散工程を示した図
１及び図２のウエハ製造の初期段階を示す図２と同様の
断面図である。
【図４】 ｎ（+）注入及び拡散工程を示した製造工程
の第２工程の説明図である。
【図５】 チャンネル注入及び拡散工程の製造工程の説
明図である。
【図６】 ソースのプレデポジション及び拡散工程を示
すもので、ゲート酸化物が図２の素子を形成する金属化
段階のために切断される最終段階に先だって行われる工
程の説明図である。
【図７】 図１と同様の平面図である。
【図８】 図７の８−８線矢視方向断面図である。
【図９】 ソース接触構成の他の例を示す図２と同様の
断面図である。
【図１０】 ＭＯＳＦＥＴ素子として酸化物の下の領域
がｎ（-）のものである、図２の構造と同様の素子の順
方向電流特性図である。
【図１１】 領域４０が高いｎ（+）導電率を有する図
２の構造と同じ素子の特性図である。
【図１２】 本発明にかかるウエハに形成された１個の
ＭＯＳＦＥＴ素子の平面図である。
【図１３】 ゲートパッド領域におけるゲート電極とソ
ース領域との関係を示すゲートパッドの拡大詳細図であ
る。
【図１４】 素子の製造工程の１段階におけるソース領
域の小さな部分の詳細平面図である。
【図１５】 図１４の１４−１４矢視方向断面図であ
る。
【図１６】 ポリシリコンゲート、ソース電極及びドレ
イン電極をウエハに取り付けた図１５と同様の図であ
る。
【符号の説明】
１２０ ウエハ １２１ エピタキシャル領域 １２２ ｐ（+）領域（ベース領域） １２３ ｐ（+）領域（ベース領域） １２６ ソース領域 １２７ ソース領域 １２８ Ｎ+領域（共通導電領域） １３０ ゲート酸化物層 １４０ ゲート電極 １４１ ゲート電極 １４２ ゲート電極 １５０ ソース電極 １５１ ドレイン電極 １６１ チャンネル １６２ チャンネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ハーマン アメリカ合衆国カリフォルニア州リドン ド・ビーチ、ヘリン・ドライブ1622 (72)発明者 ウラジミール・ルメニック アメリカ合衆国カリフォルニア州エル・ セガンド・インジアナ・コート717 (56)参考文献 特開 昭52−132684（ＪＰ，Ａ) 特開 昭53−74385（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の面及び該第１の面に平行な第２の
    面を有するとともに第１の導電型の主ボディ部を有し、
    該主ボディ部の表面が上記第１の面を構成してなる半導
    体材料のウエハと、 上記第１の導電型とは反対の第２の導電型を有し、ウエ
    ハの上記第１の面から上記主ボディ部内に対称に間隔を
    おいて配置されてなる多角形状を有するベース領域と、 互いに隣り合うベース領域の間にて上記第１の面から第
    ２の面に向かって伸び、１×１０12乃至１×１０14原子
    ／ｃｍ2のリン原子の注入量に相当する導電率を有する
    共通導電領域と、 ベース領域の上記第１の面における周縁の内側にて上記
    第１の面から上記ベース領域内に配置されてなり、上記
    第１導電型を有する材料からなる多角形のリング形状を
    有するソース領域と、 該ソース領域の外周エッジとベース領域の上記周縁との
    間に形成され、上記第１の導電型のチャンネルが形成さ
    れるチャンネル領域と、 上記第１の面にて上記共通導電領域及びチャンネル領域
    上に伸びるゲート絶縁層と、 該ゲート絶縁層の上に形成されたゲート電極と、 上記各ソース領域及びそれらのベース領域と接続された
    ソース電極と、 上記共通導電領域に結合されるドレイン電極と、 を備えたことを特徴とするＭＯＳＦＥＴ素子。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
DE3040775A1 (de) * 1980-10-29 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Mis-gesteuertes halbleiterbauelement
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
DE3346286A1 (de) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPS6010677A (ja) * 1983-06-30 1985-01-19 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPH0247874A (ja) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Ｍｏｓ型半導体装置の製造方法
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
DE59208987D1 (de) * 1992-08-10 1997-11-27 Siemens Ag Leistungs-MOSFET mit verbesserter Avalanche-Festigkeit
JPH06268227A (ja) * 1993-03-10 1994-09-22 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
EP0660396B1 (en) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Power MOS device chip and package assembly
DE69321966T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica Leistungs-Halbleiterbauelement
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
EP0689238B1 (en) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. MOS-technology power device manufacturing process
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
DE69418037T2 (de) * 1994-08-02 1999-08-26 St Microelectronics Srl Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69518653T2 (de) * 1995-12-28 2001-04-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung in integrierter Struktur
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
WO2000062345A1 (fr) 1999-04-09 2000-10-19 Shindengen Electric Manufacturing Co., Ltd. Dispositif a semi-conducteur haute tension
JP4122113B2 (ja) * 1999-06-24 2008-07-23 新電元工業株式会社 高破壊耐量電界効果型トランジスタ
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4845293B2 (ja) * 2000-08-30 2011-12-28 新電元工業株式会社 電界効果トランジスタ
JP2006295134A (ja) 2005-03-17 2006-10-26 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
JP5907097B2 (ja) * 2013-03-18 2016-04-20 三菱電機株式会社 半導体装置
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPH05185381A (ja) * 1992-01-10 1993-07-27 Yuum Kogyo:Kk 替刃式鋸用ハンドル

Also Published As

Publication number Publication date
SE443682B (sv) 1986-03-03
DE2954481C2 (de) 1990-12-06
DK157272C (da) 1990-04-30
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NL175358C (nl) 1984-10-16
DK157272B (da) 1989-11-27
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DK512488D0 (da) 1988-09-15
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DK512388A (da) 1988-09-15
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NL7907472A (nl) 1980-04-15
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SE8503615D0 (sv) 1985-07-26
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GB2033658A (en) 1980-05-21
DK512388D0 (da) 1988-09-15
FR2438917A1 (fr) 1980-05-09
NL175358B (nl) 1984-05-16

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