JPH02135777A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH02135777A JPH02135777A JP63290459A JP29045988A JPH02135777A JP H02135777 A JPH02135777 A JP H02135777A JP 63290459 A JP63290459 A JP 63290459A JP 29045988 A JP29045988 A JP 29045988A JP H02135777 A JPH02135777 A JP H02135777A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング用のトランジスタとキャパシタ
とで１つのメモリセルが構成されている半導体メモリに
関するものである。
とで１つのメモリセルが構成されている半導体メモリに
関するものである。
本発明は、上記の様な半導体メモリにおいて、半導体基
体に溝を形成してこの溝の側壁にワード線を形成し、キ
ャパシタを構成する２層の電極を溝の内面に沿う様に互
いに積層させることによって、高い集積度を得ることが
できる様にしたものである。
体に溝を形成してこの溝の側壁にワード線を形成し、キ
ャパシタを構成する２層の電極を溝の内面に沿う様に互
いに積層させることによって、高い集積度を得ることが
できる様にしたものである。
キャパシタに電荷を蓄積して情報を記憶するＤＲＡＭ等
では、高集積化のためにメモリセルの平面的な面積を小
さくしてもキャパシタンスを減少させず高いＳ／Ｎ比を
得ることができる技術の１つとして、積層形キャパシタ
が考えられている。
では、高集積化のためにメモリセルの平面的な面積を小
さくしてもキャパシタンスを減少させず高いＳ／Ｎ比を
得ることができる技術の１つとして、積層形キャパシタ
が考えられている。
しかし、積層形キャパシタを有するメモリセルでも、ス
イッチング用のトランジスタのゲート電極となっている
ワード線は、従来は平面的に配置されていた（例えば、
「月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ」プレ
スジャーナル社（１９８８，２）ｐ、３ｌ−３６）。
イッチング用のトランジスタのゲート電極となっている
ワード線は、従来は平面的に配置されていた（例えば、
「月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ」プレ
スジャーナル社（１９８８，２）ｐ、３ｌ−３６）。
従って、ワード線の巾を細くしてメモリセルの面積を小
さくすることがリソグラフィの限界によって制約されて
おり、必ずしも高い集積度を得ることができなかった。
さくすることがリソグラフィの限界によって制約されて
おり、必ずしも高い集積度を得ることができなかった。
本発明による半導体メモリは、半導体基体１１に形成さ
れている溝１２と、この溝１２を横切、っているフィー
ルド絶縁膜１４と、前記溝１２の側壁に形成されており
スイッチング用のトランジスタ３２のゲート電極となっ
ているワードｖＡ１７と、前記フィールド絶縁膜１４で
分離されている前記溝１２内の領域において前記１１２
の内面に沿う様に互いに積層しておりキャパシタ３３を
構成している２層の電極２３．２５とを夫々具備してい
る。
れている溝１２と、この溝１２を横切、っているフィー
ルド絶縁膜１４と、前記溝１２の側壁に形成されており
スイッチング用のトランジスタ３２のゲート電極となっ
ているワードｖＡ１７と、前記フィールド絶縁膜１４で
分離されている前記溝１２内の領域において前記１１２
の内面に沿う様に互いに積層しておりキャパシタ３３を
構成している２層の電極２３．２５とを夫々具備してい
る。
本発明による半導体メモリでは、半導体基体１１に形成
されている溝１２の側壁にワードｔ５１１７が形成され
ているので、ワード線１７の平面的な面積が小さく、メ
モリセル３４の平面的な面積を小さくすることができる
。
されている溝１２の側壁にワードｔ５１１７が形成され
ているので、ワード線１７の平面的な面積が小さく、メ
モリセル３４の平面的な面積を小さくすることができる
。
また、キャパシタ３３を構成する２層の電極２３．２５
は′ａ１２の内面に沿う様に互いに積層しているので、
溝１２を深くすることによってキャパシタンスを大きく
することができ、メモリセル３４の平面的な面積の割に
Ｓ／Ｎ比を高くすることができる。
は′ａ１２の内面に沿う様に互いに積層しているので、
溝１２を深くすることによってキャパシタンスを大きく
することができ、メモリセル３４の平面的な面積の割に
Ｓ／Ｎ比を高くすることができる。
以下、ＤＲＡＭに適用した本発明の第１及び第２実施例
を、第１図〜第４図を参照しながら説明する。
を、第１図〜第４図を参照しながら説明する。
第１図及び第２図が、オープンビット線構成の第１実施
例を示している。この・第１実施例を製造するには、第
１Ａ図及び第２図に示す様に、Ｓｉ基体１１に互いに平
行な複数の溝１２をＲＩＥによってまず形成する。従っ
て、Ｓｉ基体１１の表面では、溝１２と２木の溝１２に
挟まれている凸条１３とが交互に延びている。
例を示している。この・第１実施例を製造するには、第
１Ａ図及び第２図に示す様に、Ｓｉ基体１１に互いに平
行な複数の溝１２をＲＩＥによってまず形成する。従っ
て、Ｓｉ基体１１の表面では、溝１２と２木の溝１２に
挟まれている凸条１３とが交互に延びている。
その後、溝１２及び凸条１３と直交して延びると共に溝
１２の底部の中央部を溝１２及び凸条１３と平行に延び
るフィールド絶縁膜としての５ｉｎｚ膜１４を、従来公
知の方法によって形成する。従ってこの５ｉｎｚ膜１４
は、全体として格子縞状をなしている。なおＳｉＯ□膜
１４膜下４は、チャネルストッパ（図示せず）を形成し
ておく。
１２の底部の中央部を溝１２及び凸条１３と平行に延び
るフィールド絶縁膜としての５ｉｎｚ膜１４を、従来公
知の方法によって形成する。従ってこの５ｉｎｚ膜１４
は、全体として格子縞状をなしている。なおＳｉＯ□膜
１４膜下４は、チャネルストッパ（図示せず）を形成し
ておく。
その後、ゲート絶縁膜としての５ｉ０２膜１５を全面酸
化によって形成し、更に、Ｓｉｎ、膜１４に囲まれてい
る溝１２の底部と凸条１３の頂部とに、不純物のイオン
注入及び熱処理によってｎ゛層１６を形成する。
化によって形成し、更に、Ｓｉｎ、膜１４に囲まれてい
る溝１２の底部と凸条１３の頂部とに、不純物のイオン
注入及び熱処理によってｎ゛層１６を形成する。
そして更に、不純物を添加した多結晶Ｓｉ層１７の堆積
及び全面ＲＩＥによって、溝１２の側壁にのみ多結晶Ｓ
ｉ層１７を自己整合的に残す。
及び全面ＲＩＥによって、溝１２の側壁にのみ多結晶Ｓ
ｉ層１７を自己整合的に残す。
次に、全面酸化と５ｉＯｚのＣＶＤとによって、第１Ｂ
図に示す様に、多結晶Ｓｉ層１７の表面にもＳｉＯ□膜
２１膜形１する。
図に示す様に、多結晶Ｓｉ層１７の表面にもＳｉＯ□膜
２１膜形１する。
その後、溝１２の底部のｎ゛層１６に達するコンタクト
窓２２を５ｉｎｚ膜１５等に形成する。そして、不純物
を添加した多結晶Ｓｉ層２３を堆積させ、ＳｉＯ□膜１
４膜下４れている領域のうちで凸条１３の頂部の中央部
を除く領域及びその周辺近傍のみを覆う様に多結晶Ｓｉ
層２３をパターニングする。
窓２２を５ｉｎｚ膜１５等に形成する。そして、不純物
を添加した多結晶Ｓｉ層２３を堆積させ、ＳｉＯ□膜１
４膜下４れている領域のうちで凸条１３の頂部の中央部
を除く領域及びその周辺近傍のみを覆う様に多結晶Ｓｉ
層２３をパターニングする。
次に、酸化によって、第１Ｃ図に示す様に、多結晶Ｓｉ
層２３の表面に５ｉ０２膜２４を形成する。そして、不
純物を添加した多結晶Ｓｉ層２５を堆積させ、５ｉｎｚ
膜１４に囲まれている領域で且つ凸条１３の頂部の中央
部の領域及びその周辺近傍のみを除いて広がる様に多結
晶Ｓｉ層２５をパターニングする。
層２３の表面に５ｉ０２膜２４を形成する。そして、不
純物を添加した多結晶Ｓｉ層２５を堆積させ、５ｉｎｚ
膜１４に囲まれている領域で且つ凸条１３の頂部の中央
部の領域及びその周辺近傍のみを除いて広がる様に多結
晶Ｓｉ層２５をパターニングする。
その後、層間絶縁膜としてのＳｉＯ□膜２６全２６させ
、凸条１３の頂部のｎ″層１６に達するコンタクト窓２
７をＳｉＯ□膜２６全２６成する。そして、ＡＮ層３１
を堆積させ、？１Ｉｆｉ１２．及び凸条１３と直交して
延びているＳｉＯ□膜１４同士の間を延びる様にＡ１層
３１をパターニングし、更にこの１４層３１に対するシ
ンクを行う。なお、Ａ１層３１の代りにポリサイド層や
シリサイド層等を用いてもよい。
、凸条１３の頂部のｎ″層１６に達するコンタクト窓２
７をＳｉＯ□膜２６全２６成する。そして、ＡＮ層３１
を堆積させ、？１Ｉｆｉ１２．及び凸条１３と直交して
延びているＳｉＯ□膜１４同士の間を延びる様にＡ１層
３１をパターニングし、更にこの１４層３１に対するシ
ンクを行う。なお、Ａ１層３１の代りにポリサイド層や
シリサイド層等を用いてもよい。
以上の様にして製造した第１実施例では、多結晶Ｓｉ層
１７とｎ＋層１６とでスイッチング用のトランジスタ３
２が構成されており、多結晶Ｓｉ層２３．２５とＳｉＯ
□膜２４とでキャパシタ３３が構成されており、これら
のトランジスタ３２とキャパシタ３３とでメモリセル３
４が構成されている。
１７とｎ＋層１６とでスイッチング用のトランジスタ３
２が構成されており、多結晶Ｓｉ層２３．２５とＳｉＯ
□膜２４とでキャパシタ３３が構成されており、これら
のトランジスタ３２とキャパシタ３３とでメモリセル３
４が構成されている。
また、多結晶Ｓｉ層１７はワード線ともなっており、へ
１層３１がビット線となっている。
１層３１がビット線となっている。
以上の様な第１実施例では、ビット線であるＡＩ層３１
のためのコンタクト窓２７が凸条１３の頂部上に形成さ
れているので、第１Ｃ図からも明らかな様に、Ａ１層３
１の段差が小さい。
のためのコンタクト窓２７が凸条１３の頂部上に形成さ
れているので、第１Ｃ図からも明らかな様に、Ａ１層３
１の段差が小さい。
従って、Ａ１層３１の堆積及びパターニングが容易であ
り、Ａ１層３１は良好な段差被覆性を有している。この
ため、メモリセル３４の不良も起きにくい。
り、Ａ１層３１は良好な段差被覆性を有している。この
ため、メモリセル３４の不良も起きにくい。
第３図及び第４図は、折り返しビット線構成の第２実施
例を示している。この第２実施例の製造に際しても、第
３Ａ図及び第４図に示す様に、ｐ形のＳｔ基体１１の表
面に第１実施例と同様に溝１２及び凸条１３を形成する
。
例を示している。この第２実施例の製造に際しても、第
３Ａ図及び第４図に示す様に、ｐ形のＳｔ基体１１の表
面に第１実施例と同様に溝１２及び凸条１３を形成する
。
また、溝１２及び凸条１３と直交して延びる５ｉＯ１膜
１４も、第１実施例と同様に形成する。しかし、溝１２
及び凸条１３と平行な方向では、溝１２の底部ではなく
凸条１３の頂部に凸条１３の略全巾に亘ってＳｉｎ、膜
１４を形成し、しかもこのＳｉＯ□膜１４膜下４１３上
を連続的に延びるのではなく、第４図から明らかな様に
、互いに隣接する凸条１３上を交互に延びる様に形成す
る。なおこの第２実施例でも、ＳｉＯ□膜１４膜下４は
チャネルストッパ（図示−ヒず）を形成しておく。
１４も、第１実施例と同様に形成する。しかし、溝１２
及び凸条１３と平行な方向では、溝１２の底部ではなく
凸条１３の頂部に凸条１３の略全巾に亘ってＳｉｎ、膜
１４を形成し、しかもこのＳｉＯ□膜１４膜下４１３上
を連続的に延びるのではなく、第４図から明らかな様に
、互いに隣接する凸条１３上を交互に延びる様に形成す
る。なおこの第２実施例でも、ＳｉＯ□膜１４膜下４は
チャネルストッパ（図示−ヒず）を形成しておく。
その後、ＳｉＯ２膜１５及び多結晶Ｓｉ層１７を形成し
、この状態でｎ゛層１６を形成する。
、この状態でｎ゛層１６を形成する。
次に、第３Ｂ図に示す様に、ＳｉＯ□膜２１膜形１し、
更にコンタクト窓２２を形成する。そして、ＳｉＯ□膜
１４膜下４れている領域のうちで凸条１３の頂部を除く
領域及びその周辺近傍のみを覆う様に、多結晶Ｓｉ層２
３を形成する。
更にコンタクト窓２２を形成する。そして、ＳｉＯ□膜
１４膜下４れている領域のうちで凸条１３の頂部を除く
領域及びその周辺近傍のみを覆う様に、多結晶Ｓｉ層２
３を形成する。
なこの多結晶Ｓｉ層２３は、第１実施例の様に不純物を
添加した状態で堆積させる他に、堆積後に不純物をイオ
ン注入等でプレデポジションしてもよい。
添加した状態で堆積させる他に、堆積後に不純物をイオ
ン注入等でプレデポジションしてもよい。
次に、Ｓｉｎ、膜２４を形成し、更に、ＳｉＯ□膜１４
膜下４れている領域で且つ凸条１３の頂部の中央部の領
域及びその周辺近傍のみを除いて広がる様に多結晶Ｓｉ
層２５を形成する。
膜下４れている領域で且つ凸条１３の頂部の中央部の領
域及びその周辺近傍のみを除いて広がる様に多結晶Ｓｉ
層２５を形成する。
次に、第３Ｃ図に示す様に、層間絶縁膜としてのりフロ
ー膜３５を形成し、コンタクト窓２７を形成した後にリ
フロー膜３５をリフローさせる。
ー膜３５を形成し、コンタクト窓２７を形成した後にリ
フロー膜３５をリフローさせる。
そして、Ａ５層３■の堆積、パターニング及びシンクを
行う。
行う。
以上の様にして製造した第２実施例でも、第１実施例と
同様に、トランジスタ３２、キャパシタ３３及びメモリ
セル３４が構成されており、多結晶３４層１７及びＡ１
層３１が夫々ワード線及びビット線となっている。
同様に、トランジスタ３２、キャパシタ３３及びメモリ
セル３４が構成されており、多結晶３４層１７及びＡ１
層３１が夫々ワード線及びビット線となっている。
但しこの第２実施例では、多結晶Ｓｉ層１７のうちでＳ
ｉＯ□膜１４膜下４に沿って延びている部分は、第４図
から明らかな様に、多結晶Ｓｔ層１７の延びている方向
で隣接しているメモリセル３４用のワード線となってい
る。つまりこの第２実施例は、折り返しビット線構成と
なっている。
ｉＯ□膜１４膜下４に沿って延びている部分は、第４図
から明らかな様に、多結晶Ｓｔ層１７の延びている方向
で隣接しているメモリセル３４用のワード線となってい
る。つまりこの第２実施例は、折り返しビット線構成と
なっている。
そして、凸条１３の側壁に形成されている多結晶Ｓｉ層
１７がワード線となっているので、折り返しビット線構
成のためにワード線同士の配置が密でも、ワード線と直
交する方向にメモリセル３４を縮小することができる。
１７がワード線となっているので、折り返しビット線構
成のためにワード線同士の配置が密でも、ワード線と直
交する方向にメモリセル３４を縮小することができる。
またこの第２実施例では、第３Ｃ図から明らかな様に、
多結晶Ｓｔ層２５によって溝１２を埋めることができる
ので、リフロー膜３５のリフローが容易であり、コンタ
クト窓２７を形成した後のへ１層３１の段差被覆性を高
めることができる。
多結晶Ｓｔ層２５によって溝１２を埋めることができる
ので、リフロー膜３５のリフローが容易であり、コンタ
クト窓２７を形成した後のへ１層３１の段差被覆性を高
めることができる。
本発明による半導体メモリ°では、メモリセルの平面的
な面積を小さくすることができ、しかもメモリセルの平
面的な面積の割にＳ／Ｎ比を高くすることができるので
、高い集積度を得ることができる。
な面積を小さくすることができ、しかもメモリセルの平
面的な面積の割にＳ／Ｎ比を高くすることができるので
、高い集積度を得ることができる。
３４・−−−−−・−・−・・・・−・・・メモリセル
・である。
・である。
Claims (1)
- 【特許請求の範囲】 スイッチング用のトランジスタとキャパシタとで１つの
メモリセルが構成されている半導体メモリにおいて、 半導体基体に形成されている溝と、 この溝を横切っているフィールド絶縁膜と、前記溝の側
壁に形成されており前記トランジスタのゲート電極とな
っているワード線と、 前記フィールド絶縁膜で分離されている前記溝内の領域
において前記溝の内面に沿う様に互いに積層しており前
記キャパシタを構成している２層の電極とを夫々具備す
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290459A JPH02135777A (ja) | 1988-11-17 | 1988-11-17 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290459A JPH02135777A (ja) | 1988-11-17 | 1988-11-17 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135777A true JPH02135777A (ja) | 1990-05-24 |
Family
ID=17756294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290459A Pending JPH02135777A (ja) | 1988-11-17 | 1988-11-17 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02135777A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
| JPH0547724A (ja) * | 1991-08-13 | 1993-02-26 | Shin Etsu Handotai Co Ltd | ウエーハのブラシ洗浄装置 |
| JPH05211312A (ja) * | 1991-08-21 | 1993-08-20 | Hyundai Electron Ind Co Ltd | Ｄｒａｍセルの製造方法 |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| US5382816A (en) * | 1992-07-03 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having vertical transistor with tubular double-gate |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| JP2018022893A (ja) * | 2016-08-01 | 2018-02-08 | ドシリコン カンパニー，リミテッド | レイアウト面積を低減させるディーラムセルおよびその製造方法 |
| CN108172578A (zh) * | 2017-12-26 | 2018-06-15 | 东芯半导体有限公司 | 一种减少设计面积的动态随机存储器单元及其制造方法 |
| US10461091B2 (en) | 2017-11-15 | 2019-10-29 | Dosilicon Co., Ltd. | NAND flash memory device having facing bar and method of fabricating the same |
-
1988
- 1988-11-17 JP JP63290459A patent/JPH02135777A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
| JPH0547724A (ja) * | 1991-08-13 | 1993-02-26 | Shin Etsu Handotai Co Ltd | ウエーハのブラシ洗浄装置 |
| JPH05211312A (ja) * | 1991-08-21 | 1993-08-20 | Hyundai Electron Ind Co Ltd | Ｄｒａｍセルの製造方法 |
| US5382816A (en) * | 1992-07-03 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having vertical transistor with tubular double-gate |
| US5480838A (en) * | 1992-07-03 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having vertical transistor with tubular double-gate |
| JP2018022893A (ja) * | 2016-08-01 | 2018-02-08 | ドシリコン カンパニー，リミテッド | レイアウト面積を低減させるディーラムセルおよびその製造方法 |
| US10177153B2 (en) | 2016-08-01 | 2019-01-08 | Dosilicon Co., Ltd. | DRAM cell for reducing layout area and fabricating method thereof |
| US10461091B2 (en) | 2017-11-15 | 2019-10-29 | Dosilicon Co., Ltd. | NAND flash memory device having facing bar and method of fabricating the same |
| CN108172578A (zh) * | 2017-12-26 | 2018-06-15 | 东芯半导体有限公司 | 一种减少设计面积的动态随机存储器单元及其制造方法 |
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