JP2685833B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2685833B2 JP2685833B2 JP63246409A JP24640988A JP2685833B2 JP 2685833 B2 JP2685833 B2 JP 2685833B2 JP 63246409 A JP63246409 A JP 63246409A JP 24640988 A JP24640988 A JP 24640988A JP 2685833 B2 JP2685833 B2 JP 2685833B2
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係
り、特にMOSFETやDRAM等におけるコンタクト構造に関す
る。
り、特にMOSFETやDRAM等におけるコンタクト構造に関す
る。
（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。
この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。さらにトラ
ンジスタのゲート長が短くなり、トランジスタの信頼性
も問題となっている。
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。さらにトラ
ンジスタのゲート長が短くなり、トランジスタの信頼性
も問題となっている。
このような問題を解決し、高集積化、大容量化をはか
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。
その１つに、MOSキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。
この積層型メモリセルは、第３図（ａ）および第３図
（ｂ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a,104b
間にゲート電極膜105を介してゲート電極106とを形成し
スイッチングトランジスタとしてのMOSFETを構成すると
共に、この上層にMOSFETのソース領域104aにコンタクト
するようにMOSFETのゲート電極106および隣接メモリセ
ルのMOSFETのゲート電極（ワード線）上に絶縁膜107を
介して形成された第１のキャパシタ電極110と、第２の
キャパシタ電極112によってキャパシタ絶縁膜111を挾み
キャパシタを形成してなるものである。
（ｂ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a,104b
間にゲート電極膜105を介してゲート電極106とを形成し
スイッチングトランジスタとしてのMOSFETを構成すると
共に、この上層にMOSFETのソース領域104aにコンタクト
するようにMOSFETのゲート電極106および隣接メモリセ
ルのMOSFETのゲート電極（ワード線）上に絶縁膜107を
介して形成された第１のキャパシタ電極110と、第２の
キャパシタ電極112によってキャパシタ絶縁膜111を挾み
キャパシタを形成してなるものである。
この積層型メモリセルは、次のようにして形成され
る。
る。
すなわち、この積層型メモリセルは、ｐ型のシリコン
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスイ
ッチングトランジスタとしてのMOSFETを形成する。
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスイ
ッチングトランジスタとしてのMOSFETを形成する。
次いで、基板表面全体に絶縁膜107としての酸化シリ
コン膜を形成した後、ドレイン領域104bへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極110のパターンを形成する。
コン膜を形成した後、ドレイン領域104bへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極110のパターンを形成する。
そして、この第１のキャパシタ電極110上に酸化シリ
コン膜からなるキャパシタ絶縁膜111および、多結晶シ
リコン層を順次堆積する。
コン膜からなるキャパシタ絶縁膜111および、多結晶シ
リコン層を順次堆積する。
この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、所望の導電性を持つように高濃度にドープ
された多結晶シリコン層を形成する。
オン注入し、所望の導電性を持つように高濃度にドープ
された多結晶シリコン層を形成する。
そして最後に、高濃度にドープされた多結晶シリコン
層をパターニングして、第２のキャパシタ電極112と第
１のキャパシタ電極110とによってキャパシタ絶縁膜111
を挾んだMOSキャパシタが形成され、MOSFETとMOSキャパ
シタとからなるメモリセルが得られる。
層をパターニングして、第２のキャパシタ電極112と第
１のキャパシタ電極110とによってキャパシタ絶縁膜111
を挾んだMOSキャパシタが形成され、MOSFETとMOSキャパ
シタとからなるメモリセルが得られる。
このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。
このような積層型キャパシタにおいて、キャパシタの
実質面積は、下層側に位置する第１のキャパシタ電極の
上面の面積と、パターン形成後の側面部分からなり、一
定の厚さの第１のキャパシタ電極を仮定した場合、メモ
リセルの占有面積の低下に伴い、側面部分の実質面積に
占める割合は大きくなる。
実質面積は、下層側に位置する第１のキャパシタ電極の
上面の面積と、パターン形成後の側面部分からなり、一
定の厚さの第１のキャパシタ電極を仮定した場合、メモ
リセルの占有面積の低下に伴い、側面部分の実質面積に
占める割合は大きくなる。
一方、第１のキャパシタ電極は通常3000Å程度以上の
膜厚を有しており、このパターン形成は、反応性イオン
エッチング等の異方性エッチングで行うのが望ましいと
されているが、異方性エッチングを用いた場合、既にMO
SFETが形成され、起伏をなす表面に形成された膜の加工
であるため、長時間のエッチングが必要となる。このよ
うな長時間にわたる異方性エッチングは、下地のMOSFET
に悪影響を与え、トランジスタ特性の劣化を招きやすい
という問題があった。またこのような長時間のエッチン
グをおこなっても、起伏による傾斜面上に残留する膜
（ｚ）を完全に除去するのは困難であり、隣接メモリセ
ルとの短絡を生じることがしばしばであった。
膜厚を有しており、このパターン形成は、反応性イオン
エッチング等の異方性エッチングで行うのが望ましいと
されているが、異方性エッチングを用いた場合、既にMO
SFETが形成され、起伏をなす表面に形成された膜の加工
であるため、長時間のエッチングが必要となる。このよ
うな長時間にわたる異方性エッチングは、下地のMOSFET
に悪影響を与え、トランジスタ特性の劣化を招きやすい
という問題があった。またこのような長時間のエッチン
グをおこなっても、起伏による傾斜面上に残留する膜
（ｚ）を完全に除去するのは困難であり、隣接メモリセ
ルとの短絡を生じることがしばしばであった。
（発明か解決しようとする課題） このように、積層型メモリセル構造のDRAMにおいて
も、高集積化に伴う素子の微細化が進むにつれて、メモ
リセル占有面積が縮小化され、従来の積層型メモリセル
構造では、ストレージノード電極の平坦部の面積がます
ます縮小化し、十分なキャパシタ容量を確保するのが困
難になってきている。
も、高集積化に伴う素子の微細化が進むにつれて、メモ
リセル占有面積が縮小化され、従来の積層型メモリセル
構造では、ストレージノード電極の平坦部の面積がます
ます縮小化し、十分なキャパシタ容量を確保するのが困
難になってきている。
また、キャパシタの形成の際、第１のキャパシタ電極
のパターニングに際して、厚い膜を精度良くパターニン
グするには等方性エッチングではサイドエッチが大きく
無理であり、パターン精度の向上のために異方性エッチ
ングが用いられている。しかしながら、長時間にわた
り、異方性エッチングを行うのは、下地に形成されてい
るMOSFETの劣化を招くのみならず、異方性エッチングに
よって、傾斜面上に残留する不要な電極材料を完全に除
去するのは困難であり、隣接メモリセル間の短絡の原因
となっていた。
のパターニングに際して、厚い膜を精度良くパターニン
グするには等方性エッチングではサイドエッチが大きく
無理であり、パターン精度の向上のために異方性エッチ
ングが用いられている。しかしながら、長時間にわた
り、異方性エッチングを行うのは、下地に形成されてい
るMOSFETの劣化を招くのみならず、異方性エッチングに
よって、傾斜面上に残留する不要な電極材料を完全に除
去するのは困難であり、隣接メモリセル間の短絡の原因
となっていた。
本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積の縮小化にもかかわらず、十分なキャパシ
タ容量を確保することができ、信頼性の高いメモリセル
構造およびその製造方法を提供することを目的とする。
セル占有面積の縮小化にもかかわらず、十分なキャパシ
タ容量を確保することができ、信頼性の高いメモリセル
構造およびその製造方法を提供することを目的とする。
（課題を解決するための手段） そこで本発明では、MOSFETの表面に形成される層間膜
の表面にストレージノードコンタクトの近傍で凹凸を形
成すると共に、この上層に形成される第１のキャパシタ
電極すなわちストレージノード電極の厚さを凹凸を反映
する薄膜にて形成している。そしてこのストレージノー
ド電極は薄いため、等方性エッチングでパターニングし
得る程度に薄く形成している。
の表面にストレージノードコンタクトの近傍で凹凸を形
成すると共に、この上層に形成される第１のキャパシタ
電極すなわちストレージノード電極の厚さを凹凸を反映
する薄膜にて形成している。そしてこのストレージノー
ド電極は薄いため、等方性エッチングでパターニングし
得る程度に薄く形成している。
また、本発明の方法では、MOSFETの表面に形成される
層間膜の表面にストレージノードコンタクトの近傍で凹
凸を形成すると共に、この上層に形成される第１のキャ
パシタ電極すなわちストレージノード電極の厚さを薄く
し、これを化学的ドライエッチング等の等方性エッチン
グによってパターニングするようにしている。
層間膜の表面にストレージノードコンタクトの近傍で凹
凸を形成すると共に、この上層に形成される第１のキャ
パシタ電極すなわちストレージノード電極の厚さを薄く
し、これを化学的ドライエッチング等の等方性エッチン
グによってパターニングするようにしている。
（作用） 上記構成によれば、第１のキャパシタ電極の厚さが薄
いため、長時間エッチングにさらされることなくパター
ニングすることができ、また、等方性エッチングによっ
て精度良くパターニングすることも可能であるため、下
地のMOSFETの劣化を防ぐことができ、また、電極材料の
傾斜部への残留による隣接セル間の短絡を防止すること
ができる。
いため、長時間エッチングにさらされることなくパター
ニングすることができ、また、等方性エッチングによっ
て精度良くパターニングすることも可能であるため、下
地のMOSFETの劣化を防ぐことができ、また、電極材料の
傾斜部への残留による隣接セル間の短絡を防止すること
ができる。
そしてこの第１のキャパシタ電極の厚さを薄くするこ
とによる表面積の減少をあらかじめ下地の層間膜に起伏
を形成しておくことによって補償し、第１のキャパシタ
電極の実効表面積の減少によるキャパシタ容量の低減を
防止している。
とによる表面積の減少をあらかじめ下地の層間膜に起伏
を形成しておくことによって補償し、第１のキャパシタ
電極の実効表面積の減少によるキャパシタ容量の低減を
防止している。
従って、メモリセル占有面積の縮小化に際しても、十
分なキャパシタ容量を確保することができ、また、隣接
セル間の短絡を招くこともない。
分なキャパシタ容量を確保することができ、また、隣接
セル間の短絡を招くこともない。
製造に際しても、例えば、ストレージノードコンタク
トの形成時に同時に層間膜を加工し、起伏を形成するこ
ともでき、容易に信頼性の高いDRAMを形成することがで
きる。
トの形成時に同時に層間膜を加工し、起伏を形成するこ
ともでき、容易に信頼性の高いDRAMを形成することがで
きる。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
第１図（ａ）乃至第１図（ｂ）は、本発明実施例の積
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図である。
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図である。
このDRAMは、MOSFETの表面に形成される層間絶縁膜６
の表面にストレージノードコンタクト11の近傍で凹凸を
形成すると共に、この上層に形成される第１のキャパシ
タ電極７すなわちストレージノード電極の厚さを800Å
と薄く形成したことを特徴とするもので、他部について
は従来例の積層形メモリセル構造のDRAMと同様である。
の表面にストレージノードコンタクト11の近傍で凹凸を
形成すると共に、この上層に形成される第１のキャパシ
タ電極７すなわちストレージノード電極の厚さを800Å
と薄く形成したことを特徴とするもので、他部について
は従来例の積層形メモリセル構造のDRAMと同様である。
すなわち、不純物濃度1015〜1016cm-3程度のｐ型のシ
リコン基板１内に形成された素子分離絶縁膜２によって
分離された活性化領域内に、ソース・ドレイン領域を構
成するｎ−形拡散層51、52…と、これらソース・ドレイ
ン領域間にゲート絶縁膜３を介してゲート電極４（41,4
2…）を形成し、MOSFETを構成すると共に、この上層に
形成される層間絶縁膜６内に形成されたストレージノー
ドコンタクト11を介して、このｎ−形拡散層５にコンタ
クトし、表面に凹凸を有する層間絶縁膜６上を覆うよう
に第１のキャパシタ電極７が形成され、さらにこの上層
に積層されるキャパシタ絶縁膜８および第２のキャパシ
タ電極９とによってキャパシタを形成してなるものであ
る。
リコン基板１内に形成された素子分離絶縁膜２によって
分離された活性化領域内に、ソース・ドレイン領域を構
成するｎ−形拡散層51、52…と、これらソース・ドレイ
ン領域間にゲート絶縁膜３を介してゲート電極４（41,4
2…）を形成し、MOSFETを構成すると共に、この上層に
形成される層間絶縁膜６内に形成されたストレージノー
ドコンタクト11を介して、このｎ−形拡散層５にコンタ
クトし、表面に凹凸を有する層間絶縁膜６上を覆うよう
に第１のキャパシタ電極７が形成され、さらにこの上層
に積層されるキャパシタ絶縁膜８および第２のキャパシ
タ電極９とによってキャパシタを形成してなるものであ
る。
そしてゲート電極４はメモリアレイの一方向に連続的
に配列されてワード線を構成している。
に配列されてワード線を構成している。
また、さらにこの上層を覆う層間絶縁膜6cとしての酸
化シリコン膜にビット線コンタクトのためのコンタクト
ホール12が形成され、高濃度にドープされた多結晶シリ
コン層とアルミニウムシリサイド膜との複合膜からなる
ビット線13が接続されている。
化シリコン膜にビット線コンタクトのためのコンタクト
ホール12が形成され、高濃度にドープされた多結晶シリ
コン層とアルミニウムシリサイド膜との複合膜からなる
ビット線13が接続されている。
次に、このDRAMの製造方法について図面を参照しつつ
説明する。
説明する。
まず、不純物濃度1015〜1016cm-3程度のｐ型のシリコ
ン基板１内に、通常のLOCOS法により素子分離絶縁膜２
を形成する。そして、第２図（ａ）に示すように、熱酸
化法により膜厚10nmの酸化シリコン層３′および300nm
の多結晶シリコン層４′を堆積し、さらに酸化シリコン
膜6aを堆積し、フォトリソ法および反応性イオンエッチ
ング法によってこれらをパターニングし、ゲート絶縁膜
３およびゲート電極４を形成する。
ン基板１内に、通常のLOCOS法により素子分離絶縁膜２
を形成する。そして、第２図（ａ）に示すように、熱酸
化法により膜厚10nmの酸化シリコン層３′および300nm
の多結晶シリコン層４′を堆積し、さらに酸化シリコン
膜6aを堆積し、フォトリソ法および反応性イオンエッチ
ング法によってこれらをパターニングし、ゲート絶縁膜
３およびゲート電極４を形成する。
そてし、第２図（ｂ）に示すように、このゲート電極
４をマスクとしてAsイオンをイオン注入し、ｎ−形拡散
層51、52…からなるソース・ドレイン領域を形成し、ス
イッチングトランジスタとしてのMOSFETを形成する。
４をマスクとしてAsイオンをイオン注入し、ｎ−形拡散
層51、52…からなるソース・ドレイン領域を形成し、ス
イッチングトランジスタとしてのMOSFETを形成する。
さらに、第２図（ｃ）に示すように、この上層に、CV
D法により、膜厚2000〜3000Å程度の酸化シリコン膜6b
を堆積したのち、フォトリソ法で各セルに矩形リングの
フォトレジストマスクを形成し反応性イオンエッチング
により、ストレージ・ノード・コンタクト11を形成する
と同時にこのストレージ・ノード・コンタクト11の周囲
の酸化シリコン膜6bを選択的に除去し表面に凹凸を形成
する。酸化シリコン膜のエッチングは膜6aに達するまで
行う。
D法により、膜厚2000〜3000Å程度の酸化シリコン膜6b
を堆積したのち、フォトリソ法で各セルに矩形リングの
フォトレジストマスクを形成し反応性イオンエッチング
により、ストレージ・ノード・コンタクト11を形成する
と同時にこのストレージ・ノード・コンタクト11の周囲
の酸化シリコン膜6bを選択的に除去し表面に凹凸を形成
する。酸化シリコン膜のエッチングは膜6aに達するまで
行う。
こののち、第２図（ｄ）に示すように、全面に膜厚80
0Åの多結晶シリコン膜７′を堆積しドーピングを行っ
た後、フォトリソ法および化学的ドライエッチング法
（等方性エッチング）により、ストレージ・ノード電極
としての第１のキャパシタ電極７を形成する。等方性エ
ッチングは、例えばCDE（Chemical Dry Etching）法を
用い、CF4及びO2が1:1の条件で行った。ここでこの多結
晶シリコン膜は表面に凹凸の形成された酸化シリコン膜
上に形成されているため表面積は凹凸の分だけ大きくな
っている。またこのとき、多結晶シリコン膜７′の膜厚
は800Åと従来の第１のキャパシタ電極の膜厚に比べ４
分の１程度であるため、等方性エッチングによってもパ
ターン精度よくパターニングすることができる。また、
異方性エッチングを用いなくて済むうえ、エッチング時
間も短くて済み、下地のMOSFETの劣化を招くようなこと
もない。多結晶シリコン膜７の膜厚はゲート多結晶シリ
コン層４′よりも薄いものが良く、500〜1000Åが良
い。
0Åの多結晶シリコン膜７′を堆積しドーピングを行っ
た後、フォトリソ法および化学的ドライエッチング法
（等方性エッチング）により、ストレージ・ノード電極
としての第１のキャパシタ電極７を形成する。等方性エ
ッチングは、例えばCDE（Chemical Dry Etching）法を
用い、CF4及びO2が1:1の条件で行った。ここでこの多結
晶シリコン膜は表面に凹凸の形成された酸化シリコン膜
上に形成されているため表面積は凹凸の分だけ大きくな
っている。またこのとき、多結晶シリコン膜７′の膜厚
は800Åと従来の第１のキャパシタ電極の膜厚に比べ４
分の１程度であるため、等方性エッチングによってもパ
ターン精度よくパターニングすることができる。また、
異方性エッチングを用いなくて済むうえ、エッチング時
間も短くて済み、下地のMOSFETの劣化を招くようなこと
もない。多結晶シリコン膜７の膜厚はゲート多結晶シリ
コン層４′よりも薄いものが良く、500〜1000Åが良
い。
そして、第２図（ｅ）に示すように、この上層に、CV
D法により窒化シリコン膜を全面に10nm程度堆積し、次
に900℃の水蒸気雰囲気中で30分程度酸化することによ
り酸化シリコン膜と窒化シリコン膜との２層構造のキャ
パシタ絶縁膜７を形成し、さらに全面に膜厚3000Åの多
結晶シリコン膜を堆積しドーピングした後、フォトリソ
法および反応性イオンエッチング法により、パターニン
グし、第２のキャパシタ電極８を形成する。
D法により窒化シリコン膜を全面に10nm程度堆積し、次
に900℃の水蒸気雰囲気中で30分程度酸化することによ
り酸化シリコン膜と窒化シリコン膜との２層構造のキャ
パシタ絶縁膜７を形成し、さらに全面に膜厚3000Åの多
結晶シリコン膜を堆積しドーピングした後、フォトリソ
法および反応性イオンエッチング法により、パターニン
グし、第２のキャパシタ電極８を形成する。
さらに、第２図（ｆ）に示すように、この第２のキャ
パシタ電極８をマスクとして不要部のキャパシタ絶縁膜
７を除去し、全面に、膜厚5000Åの酸化シリコン膜から
なる層間絶縁膜6cを堆積する。
パシタ電極８をマスクとして不要部のキャパシタ絶縁膜
７を除去し、全面に、膜厚5000Åの酸化シリコン膜から
なる層間絶縁膜6cを堆積する。
こののち、ビット線コンタクト12をフォトリソ法およ
び反応性イオンエッチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエッチング法により、パターニングし、ビット線13を
形成し、第１図（ａ）および第１図（ｂ）に示したよう
な、セル部の基本構造が完成する。
び反応性イオンエッチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエッチング法により、パターニングし、ビット線13を
形成し、第１図（ａ）および第１図（ｂ）に示したよう
な、セル部の基本構造が完成する。
上記構成によれば、第１のキャパシタ電極の厚さが薄
いため、長時間エッチングにさらされることなくパター
ニングすることができるうえ、等方性エッチングによっ
てパターニングしているため、既に下地に形成されてい
るMOSFETの劣化を防ぐことができる。また、等方性エッ
チング手はなく等方性エッチングであるため、電極材料
の傾斜部への残留の心配もなく、隣接セル間の短絡も避
けることができる。
いため、長時間エッチングにさらされることなくパター
ニングすることができるうえ、等方性エッチングによっ
てパターニングしているため、既に下地に形成されてい
るMOSFETの劣化を防ぐことができる。また、等方性エッ
チング手はなく等方性エッチングであるため、電極材料
の傾斜部への残留の心配もなく、隣接セル間の短絡も避
けることができる。
そしてこの第１のキャパシタ電極の厚さを薄くするこ
とによる表面積の減少は、あらかじめ下地の層間膜に起
伏を形成しておくことによって補償されるため、第１の
キャパシタ電極の実効表面積の減少によるキャパシタ容
量の低減もなく、メモリセル占有面積の縮小化に際して
も、十分なキャパシタ容量を確保することができる。
とによる表面積の減少は、あらかじめ下地の層間膜に起
伏を形成しておくことによって補償されるため、第１の
キャパシタ電極の実効表面積の減少によるキャパシタ容
量の低減もなく、メモリセル占有面積の縮小化に際して
も、十分なキャパシタ容量を確保することができる。
また、第１のキャパシタ電極は800Åと薄いが多結晶
シリコン膜は段差上でも極めて均一に堆積するため、段
切れなどを生じることもない。
シリコン膜は段差上でも極めて均一に堆積するため、段
切れなどを生じることもない。
製造に際しても、ストレージノードコンタクトの形成
時に同時に層間絶縁膜を加工し、起伏を形成するように
しているため、ストレージノードコンタクトの形成時に
用いられるマスクを少し変更するのみで何等付加工程を
要することもなく、容易に信頼性の高いDRAMを形成する
ことができる。
時に同時に層間絶縁膜を加工し、起伏を形成するように
しているため、ストレージノードコンタクトの形成時に
用いられるマスクを少し変更するのみで何等付加工程を
要することもなく、容易に信頼性の高いDRAMを形成する
ことができる。
なお、キャパシタ絶縁膜としては酸化シリコン膜と窒
化シリコン膜の２層構造膜の他、酸化シリコン膜や五酸
化タンタル（Ta2O5）等の金属酸化膜を用いるようにし
ても良い。
化シリコン膜の２層構造膜の他、酸化シリコン膜や五酸
化タンタル（Ta2O5）等の金属酸化膜を用いるようにし
ても良い。
また、第１のキャパシタ電極としては多結晶シリコン
膜を用いたが、必ずしも多結晶シリコン膜に限定される
ものではなく、適宜変更可能である。
膜を用いたが、必ずしも多結晶シリコン膜に限定される
ものではなく、適宜変更可能である。
さらにまた、これらの実施例では、積層キャパシタ構
造のDRAMについて説明したが、トレイチを有する積層キ
ャパシタ構造のDRAMに対しても適用可能である。
造のDRAMについて説明したが、トレイチを有する積層キ
ャパシタ構造のDRAMに対しても適用可能である。
さらにまた、前記実施例では、層間絶縁膜への凹凸の
形成に際し、ストレージノードコンタクトの形成と同時
に行うようにしたが、前記実施例に限定されることな
く、コンタクト形成工程とは独立したエッチング工程を
用いるようにしても良い。また、前記実施例では、この
層間絶縁膜は一回の堆積工程で堆積するようにしたが、
第１の層間絶縁膜を堆積し、ストレージノードコンタク
トを形成した後、メタルマスク等でストレージノードコ
ンタクト周辺を覆い第２の層間絶縁膜を堆積するように
しても良い。また、メタルマスクを介して第１の層間絶
縁膜を堆積し段差を形成した後、第２の層間絶縁膜を堆
積し、ストレージノードコンタクトを形成するようにし
てもよい。さらにまた、この凹凸の起伏の形状はいかな
るものでもよいが、下層側に位置する第１のキャパシタ
絶縁膜が十分に厚かった場合と同様の表面形状を得るこ
とができるように形成するのが望ましい。
形成に際し、ストレージノードコンタクトの形成と同時
に行うようにしたが、前記実施例に限定されることな
く、コンタクト形成工程とは独立したエッチング工程を
用いるようにしても良い。また、前記実施例では、この
層間絶縁膜は一回の堆積工程で堆積するようにしたが、
第１の層間絶縁膜を堆積し、ストレージノードコンタク
トを形成した後、メタルマスク等でストレージノードコ
ンタクト周辺を覆い第２の層間絶縁膜を堆積するように
しても良い。また、メタルマスクを介して第１の層間絶
縁膜を堆積し段差を形成した後、第２の層間絶縁膜を堆
積し、ストレージノードコンタクトを形成するようにし
てもよい。さらにまた、この凹凸の起伏の形状はいかな
るものでもよいが、下層側に位置する第１のキャパシタ
絶縁膜が十分に厚かった場合と同様の表面形状を得るこ
とができるように形成するのが望ましい。
以上説明してきたように、本発明の半導体記憶装置に
よれば、MOSFETの表面に形成される層間膜の表面にスト
レージノードコンタクトの近傍で凹凸を形成すると共
に、この上層に形成される第１のキャパシタ電極の厚さ
を下地の凹凸を反映する程度に薄く形成しているため、
第１のキャパシタ電極のパターニングが容易となり、傾
斜面上に残留し隣接ビット間の短絡の原因となることも
なく、かつ、この第１のキャパシタ電極の厚さの低減に
よるキャパシタ面積の減少を下地の層間膜に形成した凹
凸によって補償するようにしているため、高集積化に際
しても、十分なキャパシタ容量を維持しつつ、信頼性を
高めることができる。
よれば、MOSFETの表面に形成される層間膜の表面にスト
レージノードコンタクトの近傍で凹凸を形成すると共
に、この上層に形成される第１のキャパシタ電極の厚さ
を下地の凹凸を反映する程度に薄く形成しているため、
第１のキャパシタ電極のパターニングが容易となり、傾
斜面上に残留し隣接ビット間の短絡の原因となることも
なく、かつ、この第１のキャパシタ電極の厚さの低減に
よるキャパシタ面積の減少を下地の層間膜に形成した凹
凸によって補償するようにしているため、高集積化に際
しても、十分なキャパシタ容量を維持しつつ、信頼性を
高めることができる。
第１図（ａ）および第１図（ｂ）は本発明実施例の積層
形メモリセル構造のDRAMを示す図、第２図（ａ）乃至第
２図（ｆ）は同積層形メモリセル構造のDRAMの製造工程
図、第３図は従来例のDRAMを示す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ゲート絶縁膜、４……ゲート電極、５……ｎ型拡散
層、6,6a,6b,6c……層間絶縁膜、７……第１のキャパシ
タ電極、８……キャパシタ絶縁膜、９……第２のキャパ
シタ電極、11……ストレージノードコンタクト、12……
ビット線コンタクト、13……ビット線、101……ｐ型の
シリコン基板、102……素子分離絶縁膜、103……104a,1
04b……ｎ−形拡散層、105……ゲート絶縁膜、106……
ゲート電極、107……絶縁膜、108……ストレージノード
コンタクト、110……第１のキャパシタ電極、111……キ
ャパシタ絶縁膜、112……第２のキャパシタ電極。
形メモリセル構造のDRAMを示す図、第２図（ａ）乃至第
２図（ｆ）は同積層形メモリセル構造のDRAMの製造工程
図、第３図は従来例のDRAMを示す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ゲート絶縁膜、４……ゲート電極、５……ｎ型拡散
層、6,6a,6b,6c……層間絶縁膜、７……第１のキャパシ
タ電極、８……キャパシタ絶縁膜、９……第２のキャパ
シタ電極、11……ストレージノードコンタクト、12……
ビット線コンタクト、13……ビット線、101……ｐ型の
シリコン基板、102……素子分離絶縁膜、103……104a,1
04b……ｎ−形拡散層、105……ゲート絶縁膜、106……
ゲート電極、107……絶縁膜、108……ストレージノード
コンタクト、110……第１のキャパシタ電極、111……キ
ャパシタ絶縁膜、112……第２のキャパシタ電極。
Claims (3)
- 【請求項１】MOSFETと、キャパシタとによってセルを形
成すると共に、 前記MOSFETを形成する基板表面を覆う絶縁膜に開口され
たストレージノードコンタクトを介し、該MOSFETのソー
スまたはドレイン領域にキャパシタのストレージノード
電極を接続して該絶縁膜上にキャパシタを積層した積層
型キャパシタ構造の半導体記憶装置において、 前記絶縁膜は、前記ストレージノードコンタクトに対し
て対向するゲート電極対上における該ストレージノード
コンタクト側が凸型形状であり、 前記ストレージノード電極は、前記凸型形状の外周縁に
形成される段差に比して十分薄い薄膜である ことを特徴とする半導体記憶装置。 - 【請求項２】前記ストレージノード電極は、膜厚500Å
乃至1000Åの多結晶シリコン層であることを特徴とする
請求項（１）記載の半導体記憶装置。 - 【請求項３】MOSFETと、キャパシタとによってセルを形
成すると共に、 前記MOSFETを形成する基板表面を覆う絶縁膜に開口され
たストレージノードコンタクトを介し、該MOSFETのソー
スまたはドレイン領域にキャパシタのストレージノード
電極を接続して該絶縁膜上にキャパシタを積層した積層
型キャパシタ構造の半導体記憶装置の製造方法におい
て、 半導体基板上にMOSFETを形成するMOSFET形成工程と、 層間絶縁膜を堆積する層間絶縁膜堆積工程と、 前記層間絶縁膜に前記ストレージノードコンタクトを開
口すると共に、該ストレージノードコンタクトに対して
対向するゲート電極対上における該層間絶縁膜の該スト
レージノードコンタクト側を凸型形状に形成する層間絶
縁膜のパターニング工程と、 パターニング工程を経た前記層間絶縁膜の上層に、前記
凸型形状の外周縁に形成される段差に比して十分薄い第
１のキャパシタ電極を堆積し、等方性エッチングにより
パターニングする第１のキャパシタ電極形成工程と、 前記第１のキャパシタ電極の表面にキャパシタ絶縁膜を
形成するキャパシタ絶縁膜形成工程と、 前記キャパシタ絶縁膜の表面に第２のキャパシタ電極を
形成する第２のキャパシタ電極形成工程と を具備したことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246409A JP2685833B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246409A JP2685833B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294560A JPH0294560A (ja) | 1990-04-05 |
| JP2685833B2 true JP2685833B2 (ja) | 1997-12-03 |
Family
ID=17148064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246409A Expired - Fee Related JP2685833B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685833B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112066A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
| JPS57117241A (en) * | 1981-01-13 | 1982-07-21 | Matsushita Electric Ind Co Ltd | Reactive ion etching method |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
-
1988
- 1988-09-30 JP JP63246409A patent/JP2685833B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294560A (ja) | 1990-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |