JPH03183162A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置、詳しくはダイナミックラン
ダムアクセスメモリセル（以下ＤＲＡＭセルと略す）の
製造方法に関するものである。

（従来の技術） 現在、ＤＲＡＭセルは、ｌトランジスタ・１キヤパシタ
のセルが主流であり、キャパシタに蓄積された電荷の有
無で情報を記憶し、トランジスタのオン・オフで読み出
し、書き込み、及び記憶保持等の動作を行っている。こ
こで、種々のリーク要因に対して一定期間記憶状態を保
持するため、キャパシタには、ある一定の容量値が必要
である。

また、α線によるソフト・エラ一対策及びセンス・アン
プ感度以上の信号を得るためにも、キャパシタは、ある
一定の容量値を確保する必要がある。

しかし、ＤＲＡＭの集積度向上に伴い、小さい面積で一
定の容量値を確保することば増々困離となり、セル構造
は三次元化に向わざるを得ない。

三次元セルの代表的なものには、キャパシタを、ポリシ
リコンを使用して上に積み上げるスタックド・キャパシ
タ・セルといわれるものがある。第２図は、通常使用さ
れているスタックド・キャパシタ・セルの断面図である
。セルは、トランスファゲートとしてのスイッチングト
ランジスタ１とキャパシタ２で構成される。キャパシタ
２は、シリコン基板３に前記スイッチングトランジスタ
ｌを形成した後、このスイッチングトランジスタ１およ
びフィールド酸化膜４上に積み上げて形成される。その
キャパシタ２は、電荷蓄積電極５と誘電体薄膜６とプレ
ート電極７で構成されており、電荷蓄積電極５は第１層
間絶縁膜８に開けたコンタクト孔９を通して前記スイッ
チングトランジスタ１のソース・ドレインの一方の不純
物拡散層１０ａに接続される。そして、このキャパシタ
２を形成した後、基板３上の全面は第１層間絶縁膜８ｉ
で覆われ、その上にはビットライン１２が形成され、さ
らにその上の表面全体は保護膜１３で覆われる。ビット
ライン１２は、層間絶縁＃８゜１１に開けられたコンタ
クト孔１４を通してスイッチングトランジスタｌのソー
ス・ドレインの他方の不純物拡散層１０ｂに接続されて
いる。

この通常型スタックド・キャパシタ・セルで、キャパシ
タ２を形成するためのフォトリソ・グラフィ使用回数は
３回である。電荷蓄積電極５をソース・ドレインの一方
の不純物拡散層１０ａに接続するためのコンタクト孔９
の形成、電荷蓄積電極５の形成、プレート電極７の形成
の際の各１回、計３回である。

この通常型スタックド・キャパシタ・セルは、１メガビ
ットＤＲＡＭ、４メガビットＤＲＡＭで使用される。し
かし、１６メガビツトＤＲＡＭ以降の高集積ＤＲＡＭを
考えた場合、このスタックド・キャパシタでも充分な容
量値を確保できなくなる恐れがある。

■６メガビツ）ＤＲＡＭ以降、スタックド・キャパシタ
で充分な容量値を確保するため、種々の工夫がなされて
いる。第３図は、”８９　シンボジューム・オン・ＶＬ
Ｓ　Ｉテクノロジ（’８９　Ｓｙｗｐｏｓｉｕｓ＋ｏｎ
　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ）で提案があり、シ
ンポジューム・オン・Ｖ　Ｌ　Ｓ　［テクノロジ・テク
ニカル・ダイジェスト’８９（Ｓｙｍｐｏｓｉｕｏ＋　
ｏｎ　ＶＬＳＩ　ＴｅｃｈｎｏｌｏｇｙＴｅｃｈｎｉｃ
ａｌ　Ｄｉｇｅｓｔ　’８９）　　（８５）　　Ｐ６９
−７０に開示されるセル構造の製造工程断面図である。

まず第３図（ａ）で示すように、シリコン基板２１上に
アイソレーション領域２２（この場合はフィールド・シ
ールド・アイソレーション法を使用している）を形成後
、トランスファゲートスイッチングトランジスタのゲー
ト電極（ワードラインとして延在する）２３を形成する
。さらに、同図のようにセルフアライメントでサイドウ
ォールスペ−サ２４を形成し、その後、薄いシリコン窒
化膜を形成し、その一部分をフォトリソエツチング工程
で除去することによりＳｉＮマスク層２５を形成する。

次に、ポリシリコンを堆積後、該ポリシリコンをフォト
リソ・エツチング工程でパターニングすることにより、
第３図へ）に示すようにポリシリコンバッド２６を形成
する。

次に、第３図（ｃ）に示すように、ＣＶＤ法で厚い酸化
膜２７を堆積し、該酸化膜２７を平坦化した後、該酸化
膜２７にフォトリソエツチング工程で前記ポリシリコン
バッド２６上で穴２８を開け、さらにポリシリコン２９
を堆積させる。

次に、異方性エツチングによりポリシリコン２９をエツ
チングし、該ポリシリコン２９を前記穴２８の側面にの
み残した後、第３図（ｄ）に示すようにＣＶＤ酸化膜２
７をウェットエツチングにより除去する。この時、第３
図（ａ）で形成したＳｉＮマスク層２５がエツチングス
トッパとなる。

しかる後、残存ポリシリコン２９とポリシリコンバッド
２６からなるキャパシタの電荷蓄積電極の表面にキャパ
シタ誘電体薄膜を形成した後、全面にポリシリコンを堆
積させ、そのポリシリコンをフォトリソエツチング工程
でパターニングすることにより、第３図（ｅ）に示すよ
うにキャパシタのプレート電極３０を形成する。

その後は第３図（ｆ）に示すように厚く絶縁膜３１を堆
積させた後、ビットラインとトランスファゲートスイッ
チングトランジスタのソース・ドレインの一方とを接続
するための穴３２を前記絶縁膜３１に開け、その穴３２
をこの場合はタングステン（Ｗ）３３で埋め込む。

このような方法によれば、キャパシタの電荷蓄積電極は
ポリシリコン２９により一部上方に筒状に突出したよう
に形成され、その部分においては内側、外側の両面を容
量として使用できるようになるので、６４メガビットＤ
ＲＡＭ対応セルサイズでも、キャパシタは充分な容量を
確保できる。

（発明が解決しようとする課Ｂ） しかるに、この第３図の改良型スタックド・キャパシタ
・セルでは、キャパシタを形成するためにフォトリソグ
ラフィ工程が第３図（ａ）　、　（ｂ）　、　（ｃ）　
。

（ｅ）で１回ずつ、計４回必要となり、第２図の通常型
スタックド・キャパシタ・セルより１回増えるので、工
程が長くなり、製造コストが高くなるという問題点があ
る。また、ポリシリコンバッド２６は有底筒状電荷蓄積
電極の底部を形成するものであるが、第３図（ｃ）で酸
化＠２１に穴２８を形成する時もこのポリシリコンバッ
ド２６がないと、サイドウオールスペーサ２４がエツチ
ングされて、該サイドウオールスペーサ２４で電荷蓄積
電極と基板（より詳細にはトランスファゲートスイッチ
ングトランジスタのソース・ドレインの一方の拡散層）
とのコンタクト部を、穴２８の形成ずれに係わらずセル
ファライン的に決めることができなくなる。しかし、こ
のポリシリコンバッド２６を予め形成しておかなければ
ならないことは、より工程を長くする問題点がある。ま
た、このポリシリコンバッド２６の形成は、電荷蓄積電
極を形成する上で２回ポリシリコンの堆積工程を必要と
することになるので、電荷蓄積電極の形成上からも問題
がある。

この発明は上記の点に鑑みなされたもので、電荷蓄積電
極の内面および外面を容量形成に利用して大容量とし得
るキャパシタを従来の問題点を解決して、しかもより工
程を簡略にして形成することができる半導体記憶装置の
製造方法を提供することを目的とする。

（課題を解決するための手段） この発明では次のような製造方法とする。まず、半導体
基板の表面に選択的にフィールド絶縁膜を形成して該基
板をアクティブ領域とフィールド領域に分けた後、ゲー
ト電極の側壁にサイドウオールを有する構造でトランス
ファゲートスイッチングトランジスタとしてのＭＯ３Ｉ
−ランジスタを前記アクティブ領域に形成する。その後
、基板上の全面に下から薄い酸化膜、薄い窒化膜、厚い
酸化膜の３層構造の絶縁膜を形成する。その３層構造絶
縁膜に、前記ＭＯＳトランジスタのソース・ドレインの
一方の拡散層上において、かつゲート電極側壁のサイド
ウオールおよびフィールド絶縁膜上にかかって、ただし
それらは残してコンタクトホールを開ける。その後、前
記サイドウオールおよびフィールド絶縁膜の露出表面を
含む前記コンタクトホールの側面および底面ならびに前
記３層構造絶縁膜の表面の全面に多結晶半導体層を形成
し、さらにその上の全面に絶縁膜を形成して前記コンタ
クトホールを埋込む。その後、その絶縁膜を全面異方性
エツチングによりコンタクトホール内にのみ残した後、
その残存絶縁膜をマスクとして、前記３層構造絶縁膜表
面の露出した多結晶半導体層を除去することにより、該
多結晶半導体層をコンタクトホール内にのみ有底筒状に
残し、有底筒状のキャパシタの電荷蓄積電極を形成する
。

その後、コンタクトホール内の残存絶縁膜と３層構造絶
縁膜の上層酸化膜を、３層構造においては中間層の窒化
膜をマスクとして同時に除去し、さらに中間層の窒化膜
を除去することにより、３層構造絶縁膜の下層酸化膜上
に前記電荷蓄積電極の上方側部分を突出させる。その後
、有底筒状の電荷蓄積電極の内面、外面および上端面に
キャパシタ誘電体薄膜を形成し、さらに有底筒状の電荷
蓄積電極をその内側および外側から覆うようにキャパシ
タのプレート電極を形成する。

また、この発明では、上記製造方法において、多結晶半
導体層を全面に形成した後、その上の全面に形成される
絶縁膜は不純物ドープの絶縁膜とし、この絶縁膜の形成
後、この絶縁膜から前記多結晶半導体層に導電性をもた
せるために不純物を拡散によりドーピングする。

（作　用） 上記製造方法では、基板上に形成されコンタクトホール
が開けられる絶縁膜を、下から薄い酸化膜、薄い窒化膜
、厚い酸化膜の３層構造としている。これにより、サイ
ドウオールやフィールド絶縁膜を多結晶半導体Ｎ（ポリ
シリコンバッド）で覆っておかなくても、これらを正確
に残して絶縁膜にコンタクトホールを開けられる。すな
わち、３層構造絶縁膜にコンタクトホールを開ける場合
、まず上層の厚い酸化膜をエツチングするが、この厚い
上層酸化膜のエツチングに関しては、エツチングレート
を速くしても、中間層の窒化膜をエツチングのエンドポ
イント検出用に使用して、エンドポイントモニタの波形
から上層酸化膜除去時点で制御性良くエツチングをスト
ップさせることができる。引き続き薄い窒化膜と薄い酸
化膜をエツチングするが、これらは薄いから、工・ノチ
ングレートと膜厚から算出した時間管理のみでも制御性
よく、これらを除去した時点でエツチングをストップさ
せることができる。この時、このエツチング時間は、エ
ンドポイントモニタの波形から、窒化膜がなくなった時
点からの酸化膜のみの工・ノチング時間としてもよい。

このように上記３層構造絶Ｓ！膜によればエツチングを
制御性よく行うことができ、したがって、マスクとして
の多結晶半導体層で覆っておかなくても例えば第１図（
（１）に示すようにサイドウオールとフィールド絶縁膜
を正確に残してコンタクトホールを開けることが可能と
なる。そして、上述のようにマスクとしての多結晶半導
体層を必要としなければ、それだけ工程が短くなる。ま
た、サイドウオールとフィールド絶縁膜が正確に残れば
、これらの上に上述のように広げてコンタクトホールを
開けて電荷蓄積電極の面積の拡大を図れる。また、サイ
ドウオールとフィールド絶Ｉ！膜が正確に残れば、コン
タクトホールの形成ずれに係わらず、電荷蓄積電極と拡
散層とのコンタクト部はサイドウオールとフィールド絶
縁膜で例えば第１図（８）に示すようにセルファライン
的に正確に決まるようになる。ということは、コンタク
トホールを開ける際、合わせ余裕をとる必要がなくなり
、セル面積を小さくできる。

上記のようにして開けられたコンタクトホール内には有
底筒状に電荷蓄積電極が形成される。上記この発明の製
造方法では、コンタクトホール内にセルファラインで埋
込められた絶縁膜と異方性エツチングを用いてセルファ
ラインで有底筒状電荷蓄積電極が形成される。この電荷
蓄積電極形成がセルファラインとなることなどにより、
この発明ではキャパシタ形成に関してフォトリソグラフ
ィ工程は２回のみとなる。コンタクトホール形戒時に１
回、プレート電極の形成時に１回、計２回となる。さら
に電荷蓄積電極を形成するための多結晶半導体層の形成
工程は１回のみとなる。

また、前記コンタクトホール内の埋込み絶縁膜は、異方
性エツチング時のマスクとして作用するが、この絶縁膜
として不純物ドープの絶縁膜を用いれば、この絶縁膜か
らの不純物拡散により電荷蓄積電極に導電性をもたせる
ために不純物をドープすることが可能となる。

また、この埋込み絶縁膜は電荷蓄積電極形成後除去され
るが、前記コンタクトホールが開けられる絶縁膜が前述
のように３層構造であれば、その中間層の窒化膜をマス
クとして３層構造絶縁膜のエツチング量を正確に制御し
て、該３Ｎ＠縁膜の上層酸化膜とコンタクトホール内の
埋込み絶縁膜を同時に除去することが可能となる。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

まず第１図（ａ）に示すように、Ｐ型シリコン基板４１
をＬＯＣＯ３法により選択酸化し、約５０００大の厚い
フィールド酸化膜４２を選択的に形成することにより、
基板４１をアクティブ領域とフィールド領域に分ける。

次に、基板４１上にゲート酸化膜４３を約１６０入厚に
形成し、その上にＬＰＣＶＤ法でポリシリコン４４を厚
さ３０００人程度心電積させ、このポリシリコン４４に
通常の方法で不純物（リン）をドーピングする。さらに
そのポリシリコン４４上にＣＶＤ法で酸化ＩＩ！４５を
厚さ３０００Å程度に堆積させる。

しかる後、この酸化膜４５とポリシリコン４４さらには
ゲート酸化膜４３をフォトリソエツチング工程でゲート
バターニングすることにより、基板４１のアクティブ領
域に残存ポリシリコン４４からなるＭＯＳ　ｌ−ランジ
スタのゲート電極４６を形成し、その上下のみに酸化膜
４５とゲート酸化膜４３を残す。この時、同時に残存ポ
リシリコン４４によってワードライン４７がフィールド
酸化膜４２上に形成され、その上に酸化Ｍ４５が残る。

しかる後、前記３層構造のゲート電極部をマスクとして
イオン注入法でリン（Ｐ）を基板４１に注入することに
より、ゲート電極部両側の基板４１内にＬＤＤ構造用の
Ｎ−層４８を形成する。

次に全面にＣＶＤ法により酸化膜を約３０００人堆積さ
せた後、これを異方性ドライエツチングでエツチングす
ることにより、前記３層構造ゲート電極部の側壁に第１
図（ｂ）に示すように酸化膜サイドウオール４９を形成
する。この時同時にフィールド酸化膜４２上の２層構造
ワードライン部の側壁にも酸化膜サイドウオール４９が
形成される。

しかる後、３層構造ゲ一ト電極部およびその側壁のサイ
ドウオール４９をマスクとしてＡｓを基板４１にイオン
注入法で注入することにより、サイドウオール４９両側
の基板４１内にＬＤＤ構造用のＮ゛層５０を形成する。

以上で、Ｎ−層４８とＮ′″１ｉ５０からなるＬＤＤ構
造のソース・ドレイン拡散層５１ａ、５１ｂを有するＭ
ＯＳトランジスタ（トランスファゲートとしてのスイッ
チングトランジスタ）５２が完成する。

次に、基板４１上の全面にＣＶＤ法で第１図（ｃ）に示
すように酸化膜５３を１０００〜３０００Å、ここでは
約１００ＯＡ堆積させる。さらにその上にＬ　Ｐ　ＣＶ
　Ｄ法によりシリコン窒化膜５４を２００〜１００（１
人、ここでは約５００人堆積させ、さらにその上にＣＶ
Ｄ法により厚＜（５０，００〜２００００Å、ココテは
１００００人）酸化膜５５、具体的にはＢＰＳＧ膜を堆
積させる。その後、９００℃１５分程度窒素雰囲気中で
アニールを実施し、酸化膜５５の表面を平坦にする。以
上で、表面が平坦な３層構造の絶縁膜５６が基板４１上
に完成する。なお、このような３層構造絶縁＠５６は、
バイアスＥＣＲ法により堆積と同時に平坦化されるよう
にしてもよい。

次にこの３層構造絶縁膜５６に、第１図（ｄ）に示すよ
うにＭＯＳトランジスタ５２の一方の拡散層５１ａ上で
、かつゲート電極部側壁のサイドウオール４９上および
フィールド酸化＃４２上にがかってコンタクトホール５
７を通常のフォトリソエツチング法により開ける。この
時、３層構造絶縁１１１５６はまず上層の厚い酸化膜５
５を異方性エッチングでエツチングするが、この厚い上
層酸化膜５５のエツチングに関しては、エツチングレー
トを速くしても、中間層のシリコン窒化膜５４をエツチ
ングのエンドポイント検出用に使用して制御性よくエン
チングすることができ、シリコン窒化膜５４が露出した
時点でエンドポイントモニタにより正確にエツチングを
ストップさせることができる。引き続き薄いシリコン窒
化膜５４と薄い酸化膜５３をエツチングするが、これら
は薄いから、エツチングレートと膜厚から算出した時間
管理のみでも制御性よくエツチングすることができ、こ
れらが除去された時点でエツチングを正確にストップさ
せることができる。この時、管理するエツチング時間は
、エンドポイントモニタの波形から、シリコン窒化膜５
４がなくなった時点からの酸化膜５３のみのエツチング
時間としてもよい。このように３層構造絶縁膜５６によ
ればエツチングを制御性よく行うことができ、したがっ
てマスクとしての多結晶半導体層でサイドウオール４９
およびフィールド酸化膜４２を覆っておかなくても、こ
れらを正確に残してコンタクトホール５７を開けること
ができる。

次に、サイドウオール４９およびフィールド酸化膜４２
の露出表面を含むコンタクトホール５７の側面および底
面ならびに３層構造絶縁膜５６の表面の全面に第１図（
ｅ）に示すようにポリシリコン５８をＬ　Ｐ　ＣＶ　Ｄ
法で約ｔｏｏｏ入堆積させる。

さらにその上の全面に不純物ドープの絶縁膜としてＡｓ
５Ｇ膜（ヒ素ドープの酸化膜）５９をＣＶＤ法により堆
積させ、コンタクトホール５７を埋め込む。その後、９
００℃１５分程度のアニールを実施することにより、Ａ
ｓ５Ｇ膜５９中のＡｓを低抵抗化のために（導電性をも
たせるために）ポリシリコン５８に固相拡散させ、同時
に＾ｓＳＧ膜５９の表面を平坦にする。

次に、Ａｓ５Ｇ膜５９をドライエツチングで全面異方性
エツチングすることにより、この＾５ｓＧｌ１５９を第
１図（ｆ）に示すようにコンタクトホール５７内にのみ
残す。

その後、コンタクトホール５７内に残存したＡｓ５Ｇ膜
５９をマスクとして、酸化膜５５の表面上に露出したポ
リシリコン５８を第１図（８）に示すようにドライエツ
チングで除去する。これにより、ポリシリコン５８はコ
ンタクトホール５７内に有底筒状に残り、有底筒状のキ
ャパシタの１を荷蓄積電極６０がセルファラインで形成
される。

次に、３層構造絶Ｉ！膜５６の上層酸化膜５５とコンタ
クトホール５７内の残存Ａｓ５Ｇ膜５９を、フン酸系ウ
ェットエツチングで第１図（ｈ）に示すように同時に除
去する。この時、３層構造絶縁Ｍ５６においては、中間
層のシリコン窒化Ｗ４５４がエツチングストッパとして
作用する。したがって、このエツチングストッパで３層
構造絶縁！１１５６のエツチング量を正確に制御′ｎシ
て、Ａｓ５Ｇｌｌ１５９と上層酸化膜５５を同時に除去
することが可能となる。

その後、３層構造絶縁膜５６の中間層シリコン窒化膜５
４も熱リン酸ウェットエツチングにより除去する。これ
らにより、有底筒状電荷蓄積電極６０は中空状となり、
かつ上方側部分は酸化膜５５（Ｆｌ＜なった絶縁膜５６
）の上方に突出した構造となる。

次に、有底筒状電荷蓄積電極６０の内面、外面および上
端面を含む全面に第１図（ｉ）に示すようにキャパシタ
誘電体ＦＪ膜６１、具体的にはシリコン窒化膜を５〜Ｉ
ｏｎ−程度ＬＰＣＶＤ法により堆積させ、さらにその欠
陥密度低減、耐圧向上のために９００°Ｃ前後のウェッ
ト酸素雰囲気中でアニールを施す。次にそのキャパシタ
誘電体薄膜６１を挾んで有底筒状電荷蓄積電極６０の内
面。

外面および上端面を含む全面を覆うようにプレート電極
となるポリシリコンロ２を約２０００人ＬＰＣＶＤ法で
堆積させ、これに通常のリン拡散法により不純物を導入
する。

しかる後、このポリシリコンロ２をフォトリソエツチン
グ工程によりパターニングして第１図（ｊｌに示すよう
に電荷蓄積電極６０部分および必要部分にのみ残すこと
により、この有底筒状の電荷蓄積電極６０をその内側お
よび外側から覆うプレート電極６３を形成する。この時
、キャパシタ誘電体薄膜６１もプレート電極６３と同一
形状にパタニングされる。

しかる後、同第１図０）に示すように全面に眉間絶縁膜
としてＢＰＳＧ膜６４をＣＶＤ法により６０００人程度
堆積させ、このＢＰＳＧ膜６４の平坦化のためのアニー
ルを９００°Ｃで１５分程度行う。

そして、平坦化されたＢＰＳＧ＃６４とその下の酸化ｌ
ｌ５３に対して通常のフォトリソエツチング工程により
、第１図（２）に示すごと＜ＭＯＳトランジスタ５２の
ソース・ドレインの他方の拡散層５１ｂに貫通するよう
にコンタクトホール６５を開ける。

その後、ＬＰＣＶＤ法でポリシリコンを１５００人堆積
させ、イオン注入法でリンをポリシリコンに導入した後
、そのポリシリコンを通常のフォトリソエツチング工程
によりバターニングすることにより、前記コンタクトホ
ール６５を通して前記拡散層５１ｂに接続されるビット
ライン６６をＢＰＳＧ膜６４上に第１図（ト）に示すよ
うに形成する。最後に、その上の全表面に同第１図（ト
）に示すようにバソシヘーション膜６７を形成する。

なお、このような一実施例では、第１図（ｅ）で全面に
形成されコンタクトホール５７を埋める不純物ドープの
絶縁膜としてＡｓ５Ｇ膜５９を使用したが、不純物ドー
プのＳＯＧ膜（スピン・オン・ガラス膜）、その他不純
物ドープの絶縁膜を用いて同様の方法とすることもでき
る。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、基板上に形成されコンタクトホールが開けられる絶
縁膜を下から薄い酸化膜、薄い窒化膜、厚い酸化膜の３
層構造としたから、前記コンタクトホールを開ける際、
トランスファゲートスイッチングトランジスタのゲート
電極側壁のサイドウオールおよびフィールド絶縁膜上に
かかって開ける場合においても、それらを多結晶半導体
層のマスクで覆っておかなくても、それらを正確に残し
てコンタクトホールを開けることができる。

そして、多結晶半導体層のマスクが不要となることによ
り工程の短縮化を図ることができる。

また、前記コンタクトホール内に有底筒状の電荷蓄積電
極をセルファラインで形成できる。したがって、電荷蓄
積電極バターニングのためのフォトリソエツチング工程
を省略することができ、製造工程を簡略化できる。この
発明によれば、キャパシタ形成に関してフォトリソエツ
チング工程は、コンタクトホール形成とプレート電極バ
ターニングの２回であり、これは、第３図の改良型従来
例の４回に比較しては勿論のこと、第２図の通常型従来
例の３回に比べても少ない、したがって、製造コストを
下げることができる。さらに、電荷蓄積電極をセルファ
ラインで形成できれば、スタックド・キャパシタ製造で
最も困難であった電荷蓄積電極バターニングを容易とし
て、歩留り、能率を上げることができる。さらにこの発
明によれば、電荷蓄積電極形成工程に関する多結晶半導
体層の形成工程も１回のみとし得、より工程の簡略化を
図れる。

また、電荷蓄積電極をセルファラインで形成するために
、コンタクトホール内にセルファラインで埋込む絶縁膜
として不純物ドープの絶縁膜を用いれば、この絶縁膜か
らの不純物拡散により電荷Ｍ積電極に低抵抗化のための
不純物をドープすることが可能となり、不純物ドープ工
程を新たに付は加える必要がないので、工程を簡略化で
きる。

さらに、コンタクトホールが開けられる絶縁膜が前述の
ように３層構造である場合、中間層の窒化膜をマスクと
して３層構造絶縁膜のエツチング量を正確に制御して、
該３層構造絶縁膜の上層酸化膜とコンタクトホール内の
理込み絶縁膜を同時に除去することができ、より工程の
簡略化を図ることができる。

これらから、この発明の方法は１６メガビツトＤＲＡＭ
は勿論のこと６４メガビットＤＲＡＭに充分適用可能で
、ＤＲＡＭ技術の発展に大きく貢献する。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来の通常型スタックド
・キャパシタ・セルを示す断面図、第３図は改良型スタ
ックド・キャパシタ・セルの製造工程断面図である。 ４１・・・Ｐ型シリコン基板、４２・・・フィールド酸
化膜、４６・・・ゲート電極、４９・・・サイドウオー
ル、５１ａ・・・拡散層、５２・・・ＭＯＳトランジス
タ、５３・・・酸化膜、５４・・・シリコン窒化膜、５
５・・・酸化膜、５６・・・３層構造絶縁膜、５７・・
・コンタクトホール、５８・・・ポリシリコン、５９・
・・Ａｓ５Ｇ膜、６０・・・電荷蓄積電極、６１・・・
キャパシタ誘電体薄膜、６３・・・プレート電極。 従来の通常型スタックド・キャパシタ・セルの断面図第
２図

Claims (2)

【特許請求の範囲】
1. （１）（ａ）半導体基板の表面に選択的にフィールド絶
   縁膜を形成して該基板をアクティブ領域とフィールド領
   域に分けた後、ゲート電極の側壁にサイドウォールを有
   する構造でトランスファゲートスイッチングトランジス
   タとしてのＭＯＳトランジスタを前記アクティブ領域に
   形成する工程と、（ｂ）その後、基板上の全面に下から
   薄い酸化膜、薄い窒化膜、厚い酸化膜の３層構造の絶縁
   膜を形成する工程と、 （ｃ）その３層構造絶縁膜に、前記ＭＯＳトランジスタ
   のソース・ドレインの一方の拡散層上において、かつゲ
   ート電極側壁のサイドウォールおよびフィールド絶縁膜
   上にかかって、ただしそれらは残してコンタクトホール
   を開ける工程と、（ｄ）前記サイドウォールおよびフィ
   ールド絶縁膜の露出表面を含む前記コンタクトホールの
   側面および底面ならびに前記３層構造絶縁膜の表面の全
   面に多結晶半導体層を形成し、さらにその上の全面に絶
   縁膜を形成して前記コンタクトホールを埋込む工程と、 （ｅ）その絶縁膜を全面異方性エッチングによりコンタ
   クトホール内にのみ残す工程と、 （ｆ）その残存絶縁膜をマスクとして、前記３層構造絶
   縁膜表面の露出した多結晶半導体層を除去することによ
   り、該多結晶半導体層をコンタクトホール内にのみ有底
   筒状に残し、有底筒状のキャパシタの電荷蓄積電極を形
   成する工程と、 （ｇ）その後、コンタクトホール内の残存絶縁膜と３層
   構造絶縁膜の上層酸化膜を、３層構造においては中間層
   の窒化膜をマスクとして同時に除去し、さらに中間層の
   窒化膜を除去することにより、３層構造絶縁膜の下層酸
   化膜上に前記電荷蓄積電極の上方側部分を突出させる工
   程と、 （ｈ）その後、有底筒状の電荷蓄積電極の内面、外面お
   よび上端面にキャパシタ誘電体薄膜を形成し、さらに有
   底筒状の電荷蓄積電極をその内側および外側から覆うよ
   うにキャパシタのプレート電極を形成する工程とを具備
   してなる半導体記憶装置の製造方法。
2. （２）多結晶半導体層を全面に形成した後、その上の全
   面に形成される絶縁膜は不純物ドープの絶縁膜とし、こ
   の絶縁膜の形成後、この絶縁膜から前記多結晶半導体層
   に導電性をもたせるために不純物を拡散によりドーピン
   グすることを特徴とする請求項（１）記載の半導体記憶
   装置の製造方法。