JPH02122545A - セミカスタム半導体集積回路の設計方法 - Google Patents
セミカスタム半導体集積回路の設計方法Info
- Publication number
- JPH02122545A JPH02122545A JP27646888A JP27646888A JPH02122545A JP H02122545 A JPH02122545 A JP H02122545A JP 27646888 A JP27646888 A JP 27646888A JP 27646888 A JP27646888 A JP 27646888A JP H02122545 A JPH02122545 A JP H02122545A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- basic
- macro cell
- macrocell
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 16
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多品種の半導体集積回路を同一の半導体基板〈
下地）を用い、配線パターンを選択し、形成することに
より実現するセミカスタム半導体集積回路、特にアナロ
グ回路用のセミカスタム半導体集積回路の設計方法に関
する。
下地）を用い、配線パターンを選択し、形成することに
より実現するセミカスタム半導体集積回路、特にアナロ
グ回路用のセミカスタム半導体集積回路の設計方法に関
する。
従来、アナログ用のセミカスタム半導体集積回路では、
トランジスタ同様、抵抗素子、容量素子等の各々の基本
セルを複数個配置して形成した半導体基板（下地）をあ
らかじめ用意しておき、コンタクト形成工程以降の布線
設計及び配線工程のみ行なえばよいので、所定の仕様に
合った半導体集積回路を短納期で得ることができる。第
４図はセミカスタム半導体集積回路の下地のレイアラ）
−図で、半導体チップ１上には、トランジスタ基本セル
２．抵抗基本セル３．コンデンサ基本セル４が複数個配
置されている。アナログ回路では、種々の抵抗値を有し
た抵抗素子を構成する必要があるが、従来のセミカスタ
ム半導体集積回路の設計方法では、用いる抵抗マクロセ
ルの種類は−ってあった。
トランジスタ同様、抵抗素子、容量素子等の各々の基本
セルを複数個配置して形成した半導体基板（下地）をあ
らかじめ用意しておき、コンタクト形成工程以降の布線
設計及び配線工程のみ行なえばよいので、所定の仕様に
合った半導体集積回路を短納期で得ることができる。第
４図はセミカスタム半導体集積回路の下地のレイアラ）
−図で、半導体チップ１上には、トランジスタ基本セル
２．抵抗基本セル３．コンデンサ基本セル４が複数個配
置されている。アナログ回路では、種々の抵抗値を有し
た抵抗素子を構成する必要があるが、従来のセミカスタ
ム半導体集積回路の設計方法では、用いる抵抗マクロセ
ルの種類は−ってあった。
第５図は下地に形成されている抵抗基本セルを配線によ
り、直・並列接続することだけにより、所望の抵抗値を
実現する抵抗マクロセルの従来例を示すレイアウト図で
、第５図（ａ）は抵抗基本セル３にコンタクト領域６−
１．６−２でそれぞれ八２の電極配線５に接続された抵
抗基本素子を２本圃列につなぎ、抵抗基本素子の抵抗値
の２倍の抵抗値を有する抵抗マクロセルを構成した例を
示し、第５図（ｂ）は、同様に２本を並列につなぎ、抵
抗基本素子の抵抗値の２分の１抵抗値を有する抵抗マク
ロセルを構成した例を示したものである。
り、直・並列接続することだけにより、所望の抵抗値を
実現する抵抗マクロセルの従来例を示すレイアウト図で
、第５図（ａ）は抵抗基本セル３にコンタクト領域６−
１．６−２でそれぞれ八２の電極配線５に接続された抵
抗基本素子を２本圃列につなぎ、抵抗基本素子の抵抗値
の２倍の抵抗値を有する抵抗マクロセルを構成した例を
示し、第５図（ｂ）は、同様に２本を並列につなぎ、抵
抗基本素子の抵抗値の２分の１抵抗値を有する抵抗マク
ロセルを構成した例を示したものである。
第６図は、下地に形成されている抵抗基本セルとのコン
タクトの位置を変えることだけにより、抵抗長＜１．、
ｅｂ ）を変え、所定の抵抗値を実現する抵抗マクロセ
ルの従来例を示すレイアウト図である。但し、電極配線
は便宜上爪していない。例えば、ｔ２ｂ ＝１！、 ／
２とすると、第６図（ｂ）に示す抵抗マクロセルの抵抗
値は第６図（ａ）に示す抵抗マクロセルの抵抗値の２分
の１となる。
タクトの位置を変えることだけにより、抵抗長＜１．、
ｅｂ ）を変え、所定の抵抗値を実現する抵抗マクロセ
ルの従来例を示すレイアウト図である。但し、電極配線
は便宜上爪していない。例えば、ｔ２ｂ ＝１！、 ／
２とすると、第６図（ｂ）に示す抵抗マクロセルの抵抗
値は第６図（ａ）に示す抵抗マクロセルの抵抗値の２分
の１となる。
このように従来のセミカスタム半導体集積回路の設計方
法では、抵抗長が一定の抵抗基本素子を直・並列接続し
てなる抵抗マクロセルを使用するやり方と、抵抗基本セ
ルと配線とのコンタクト位置により抵抗長の異なるもの
を実現する抵抗マクロセルを使用するやり方との２種類
があった。
法では、抵抗長が一定の抵抗基本素子を直・並列接続し
てなる抵抗マクロセルを使用するやり方と、抵抗基本セ
ルと配線とのコンタクト位置により抵抗長の異なるもの
を実現する抵抗マクロセルを使用するやり方との２種類
があった。
しかしながら、上述した従来のアナログ回路用のセミカ
スタム半導体集積回路の設計方法では、所定の抵抗値を
有する抵抗マクロセルを一種類しか使用しないので、 （１）基本抵抗素子を配線により直・並列接続するやり
方においては、抵抗値設定の分解能に限界があり、低抵
抗値を実現するためには、多くの基本抵抗素子の並列接
続を行なうことになり、多くの抵抗基本セルを使用する
ので、高集積度を実現し難い。
スタム半導体集積回路の設計方法では、所定の抵抗値を
有する抵抗マクロセルを一種類しか使用しないので、 （１）基本抵抗素子を配線により直・並列接続するやり
方においては、抵抗値設定の分解能に限界があり、低抵
抗値を実現するためには、多くの基本抵抗素子の並列接
続を行なうことになり、多くの抵抗基本セルを使用する
ので、高集積度を実現し難い。
（２）コンタクト位置により抵抗長を変えるやり方にお
いては、例えば、抵抗分圧による電圧設定回路または、
抵抗値の比を用いた定電流設定回路において、抵抗の相
対精度が要求されるときでも、各抵抗マクロセルの抵抗
長、コンタクト抵抗の変動により抵抗マクロセル間の抵
抗比が変動してしまうので精度をよくするのが難しい。
いては、例えば、抵抗分圧による電圧設定回路または、
抵抗値の比を用いた定電流設定回路において、抵抗の相
対精度が要求されるときでも、各抵抗マクロセルの抵抗
長、コンタクト抵抗の変動により抵抗マクロセル間の抵
抗比が変動してしまうので精度をよくするのが難しい。
という欠点がある。
従って、発明の目的は、抵抗値設定の自由度があり、か
つ、集積度を改善し、さらに相対精度の要求をも満足で
きるセミカスタム半導体集積回路の設計方法を提供する
ことにある。
つ、集積度を改善し、さらに相対精度の要求をも満足で
きるセミカスタム半導体集積回路の設計方法を提供する
ことにある。
本発明は、下地の抵抗基本セルに一対の電極配線を設け
て所定の抵抗素子を実現するセミカスタム半導体集積回
路の設計方法において、抵抗長が一定の基本抵抗素子を
組合せた第１の抵抗マクロセル及び前記第１の抵抗マク
ロセルにおける前記基本抵抗素子の並列回路の代りに前
記抵抗長が前記基本抵抗素子より小さい抵抗素子を用い
る第２の抵抗マクロセルを必要な相対精度に応じてそれ
ぞれ配置するというものである。
て所定の抵抗素子を実現するセミカスタム半導体集積回
路の設計方法において、抵抗長が一定の基本抵抗素子を
組合せた第１の抵抗マクロセル及び前記第１の抵抗マク
ロセルにおける前記基本抵抗素子の並列回路の代りに前
記抵抗長が前記基本抵抗素子より小さい抵抗素子を用い
る第２の抵抗マクロセルを必要な相対精度に応じてそれ
ぞれ配置するというものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するためのレイア
ウト図で、第１図（ａ）は１にΩの抵抗基本セル１０３
、第１図（ｂ）は２つの抵抗基本セル１０３を電極配線
１０５により並列に接続した５００Ωの第１の抵抗マク
ロセル、第１図（Ｃ）はコンタクト工程において基本抵
抗素子の抵抗長の１／２の抵抗長となるようにコンタク
ト領域１０６−１，１０６−２間の距離を小さくした５
００Ωの第２の抵抗マクロセルを示す。
ウト図で、第１図（ａ）は１にΩの抵抗基本セル１０３
、第１図（ｂ）は２つの抵抗基本セル１０３を電極配線
１０５により並列に接続した５００Ωの第１の抵抗マク
ロセル、第１図（Ｃ）はコンタクト工程において基本抵
抗素子の抵抗長の１／２の抵抗長となるようにコンタク
ト領域１０６−１，１０６−２間の距離を小さくした５
００Ωの第２の抵抗マクロセルを示す。
第２図（ａ）に示す電圧分割回路は、アナログ集積回路
に多く使用されるが、精度のよい分割を行うには抵抗の
相対精度が要求されるので、第１の抵抗マクロセルを使
用する。Ｒ，＝１にΩとして基本抵抗素子を、Ｒ２＝５
００Ωとして基本抵抗素子を２個並列に接続した第１の
抵抗マクロセルを使用すればよいのである。
に多く使用されるが、精度のよい分割を行うには抵抗の
相対精度が要求されるので、第１の抵抗マクロセルを使
用する。Ｒ，＝１にΩとして基本抵抗素子を、Ｒ２＝５
００Ωとして基本抵抗素子を２個並列に接続した第１の
抵抗マクロセルを使用すればよいのである。
第２図（ｂ）に示すエミッタホロワ回路では、抵抗Ｒ３
（＝５００Ω）の精度はそれほど問題とならないので第
２のマクロセルを使用すればよい。
（＝５００Ω）の精度はそれほど問題とならないので第
２のマクロセルを使用すればよい。
第３図は本発明の第２の実施例を説明するためのレイア
ウト図である。半導体基板上に、拡散層からなる抵抗基
本セル２０３を形成したものを下地とし、下地に形成さ
れた抵抗基本セルの形状、コンタクト領域２０６の位置
を変えることなく、布線工程と同時にそれらの抵抗値を
変更するために、拡散層に選択的に不純物をイオン注入
して低抵抗領域２０７，２０７′を形成する。第３図（
ａ＞は１にΩの抵抗基本セルを示し、第３図（ａ＞は電
極配線２０５により基本抵抗素子を２本並列に接続した
５００Ωの第１の抵抗マクロセルを示し、第３図（ｂ）
は基本抵抗素子の抵抗長の１／２の抵抗長となるように
低抵抗領域２０７′を選択的に加えた５００Ωの第２の
抵抗マクロセルを示す。
ウト図である。半導体基板上に、拡散層からなる抵抗基
本セル２０３を形成したものを下地とし、下地に形成さ
れた抵抗基本セルの形状、コンタクト領域２０６の位置
を変えることなく、布線工程と同時にそれらの抵抗値を
変更するために、拡散層に選択的に不純物をイオン注入
して低抵抗領域２０７，２０７′を形成する。第３図（
ａ＞は１にΩの抵抗基本セルを示し、第３図（ａ＞は電
極配線２０５により基本抵抗素子を２本並列に接続した
５００Ωの第１の抵抗マクロセルを示し、第３図（ｂ）
は基本抵抗素子の抵抗長の１／２の抵抗長となるように
低抵抗領域２０７′を選択的に加えた５００Ωの第２の
抵抗マクロセルを示す。
以上の実施例において、第２の抵抗マクロセルの抵抗長
は基本抵抗素子の１／２としたが、１／２．１／３．１
／４としてもよいのである。
は基本抵抗素子の１／２としたが、１／２．１／３．１
／４としてもよいのである。
以上、説明したとおり、本発明によれば必要な回路特性
に適した抵抗素子のマクロセルを同一配線設計上で選択
することにより、抵抗値設定の自由度があり、かつ素子
使用数の少ない抵抗マクロセルの使用と、基本抵抗素子
を直並列接続することにより、他の抵抗マクロセルとの
相対精度の高い抵抗マクロセルの使用とが可能であり、
各回路内での抵抗素子の使用条件に応じてマクロセルを
選択し、抵抗基本セル数の削減と抵抗の相対精度要求へ
の対応が同時に計れるという効果がある。
に適した抵抗素子のマクロセルを同一配線設計上で選択
することにより、抵抗値設定の自由度があり、かつ素子
使用数の少ない抵抗マクロセルの使用と、基本抵抗素子
を直並列接続することにより、他の抵抗マクロセルとの
相対精度の高い抵抗マクロセルの使用とが可能であり、
各回路内での抵抗素子の使用条件に応じてマクロセルを
選択し、抵抗基本セル数の削減と抵抗の相対精度要求へ
の対応が同時に計れるという効果がある。
第１図（ａ）、（ｂ）及び（Ｃ）はそれぞれ本発明の第
１の実施例を説明するための抵抗基本セル、第１の抵抗
マクロセル及び第２の抵抗マクロセルのレイアウト図、
第２図（ａ）は電圧分割回路の回路図、第２図（ｂ）は
エミッタホロワ回路の回路図、第３図（ａ＞、（ｂ）及
び（ｃ）はそれぞれ本発明の第２の実施例を説明するた
めの抵抗基本セル、第１の抵抗マクロセル及び第２の抵
抗マクロセルのレイアウト図、第４図はセミカスタム半
導体集積回路の下地のレイアウト図、第５図（ａ）及び
（ｂ）はそれぞれ基本抵抗素子の直列接続した抵抗マク
ロセル及び並列接続した抵抗マクロセルのレイアウト図
、第６図（ａ）及び（ｂ）はそれぞれ基本抵抗素子及び
コンタクト領域間の距離を基本抵抗素子より短くした抵
抗マクロセルのレイアウト図である。 １・・・半導体チップ、２・・・トランジスタ基本セル
、３，１０３，２０３・・・抵抗基本セル、４・・・コ
ンデンサ基本セル、５，１０５，２０５・・・電極配線
、６．６−１．６−２．６’−１，６’ −２゜１０６
．１０６−１，１０６−２，２０６・・・コンタクト領
域、２０７，２０７’・・・低抵抗領域。 代理人 弁理士 内 原 晋 （α） （ｂ） （Ｃ） （Ｏｌ） （ｂ） ？ う１
１の実施例を説明するための抵抗基本セル、第１の抵抗
マクロセル及び第２の抵抗マクロセルのレイアウト図、
第２図（ａ）は電圧分割回路の回路図、第２図（ｂ）は
エミッタホロワ回路の回路図、第３図（ａ＞、（ｂ）及
び（ｃ）はそれぞれ本発明の第２の実施例を説明するた
めの抵抗基本セル、第１の抵抗マクロセル及び第２の抵
抗マクロセルのレイアウト図、第４図はセミカスタム半
導体集積回路の下地のレイアウト図、第５図（ａ）及び
（ｂ）はそれぞれ基本抵抗素子の直列接続した抵抗マク
ロセル及び並列接続した抵抗マクロセルのレイアウト図
、第６図（ａ）及び（ｂ）はそれぞれ基本抵抗素子及び
コンタクト領域間の距離を基本抵抗素子より短くした抵
抗マクロセルのレイアウト図である。 １・・・半導体チップ、２・・・トランジスタ基本セル
、３，１０３，２０３・・・抵抗基本セル、４・・・コ
ンデンサ基本セル、５，１０５，２０５・・・電極配線
、６．６−１．６−２．６’−１，６’ −２゜１０６
．１０６−１，１０６−２，２０６・・・コンタクト領
域、２０７，２０７’・・・低抵抗領域。 代理人 弁理士 内 原 晋 （α） （ｂ） （Ｃ） （Ｏｌ） （ｂ） ？ う１
Claims (1)
- 下地の抵抗基本セルに一対の電極配線を設けて所定の
抵抗素子を実現するセミカスタム半導体集積回路の設計
方法において、抵抗長が一定の基本抵抗素子を組合せた
第１の抵抗マクロセル及び前記第１の抵抗マクロセルに
おける前記基本抵抗素子の並列回路の代りに前記抵抗長
が前記基本抵抗素子より小さい抵抗素子を用いる第２の
抵抗マクロセルを必要な相対精度に応じてそれぞれ配置
することを特徴とするセミカスタム半導体集積回路の設
計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276468A JPH0795590B2 (ja) | 1988-10-31 | 1988-10-31 | セミカスタム半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276468A JPH0795590B2 (ja) | 1988-10-31 | 1988-10-31 | セミカスタム半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122545A true JPH02122545A (ja) | 1990-05-10 |
| JPH0795590B2 JPH0795590B2 (ja) | 1995-10-11 |
Family
ID=17569870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276468A Expired - Fee Related JPH0795590B2 (ja) | 1988-10-31 | 1988-10-31 | セミカスタム半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795590B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496351A (ja) * | 1990-08-13 | 1992-03-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0536950A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | ゲートアレイ型半導体集積回路装置 |
| JPH0563166A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | マスタスライス方式プリスケーラ回路 |
| JPH06216353A (ja) * | 1993-01-14 | 1994-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Ｅｃｌ回路の基本セルとその形成方法 |
| WO2014041950A1 (ja) * | 2012-09-14 | 2014-03-20 | セイコーインスツル株式会社 | 分圧回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112343A (ja) * | 1981-12-26 | 1983-07-04 | Olympus Optical Co Ltd | 半導体装置およびその製造方法 |
| JPS6031263A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | 半導体集積回路装置 |
| JPS62134961A (ja) * | 1985-12-09 | 1987-06-18 | Fuji Electric Co Ltd | 半導体集積回路装置 |
-
1988
- 1988-10-31 JP JP63276468A patent/JPH0795590B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112343A (ja) * | 1981-12-26 | 1983-07-04 | Olympus Optical Co Ltd | 半導体装置およびその製造方法 |
| JPS6031263A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | 半導体集積回路装置 |
| JPS62134961A (ja) * | 1985-12-09 | 1987-06-18 | Fuji Electric Co Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496351A (ja) * | 1990-08-13 | 1992-03-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0536950A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | ゲートアレイ型半導体集積回路装置 |
| JPH0563166A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | マスタスライス方式プリスケーラ回路 |
| JPH06216353A (ja) * | 1993-01-14 | 1994-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Ｅｃｌ回路の基本セルとその形成方法 |
| WO2014041950A1 (ja) * | 2012-09-14 | 2014-03-20 | セイコーインスツル株式会社 | 分圧回路 |
| JP2014059620A (ja) * | 2012-09-14 | 2014-04-03 | Seiko Instruments Inc | 分圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795590B2 (ja) | 1995-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030154456A1 (en) | Resistor circuit | |
| JPH02122545A (ja) | セミカスタム半導体集積回路の設計方法 | |
| JP3028420B2 (ja) | 半導体集積装置 | |
| JP2697637B2 (ja) | 半導体装置 | |
| JPH01248535A (ja) | セミカスタム集積回路 | |
| JP2003234405A (ja) | 高比精度抵抗レイアウトパターン | |
| JP3084056B2 (ja) | 半導体集積回路上の抵抗回路 | |
| JP3106562B2 (ja) | 下地固定式セミカスタムｌｓｉ | |
| JPH036858A (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH05235279A (ja) | 半導体集積回路装置 | |
| JP3612089B2 (ja) | バンドギャップ基準電源装置 | |
| JPS6245703B2 (ja) | ||
| JPH065788A (ja) | 半導体装置 | |
| JPH0422026B2 (ja) | ||
| JP2811740B2 (ja) | 集積回路 | |
| JPH02119244A (ja) | 半導体集積回路の製造方法 | |
| JP2639599B2 (ja) | 半導体集積回路装置 | |
| JPS61230335A (ja) | バイポ−ラ型マスタ−スライス方式半導体集積回路 | |
| JP2780553B2 (ja) | 半導体集積回路装置 | |
| JPH0120538B2 (ja) | ||
| JPS5854728A (ja) | バイポ−ラトランジスタによるモノリシツク集積ｄ／ａコンバ−タ | |
| JPH01214044A (ja) | 半導体集積回路装置 | |
| JPS63252442A (ja) | 集積回路 | |
| JPS6366947A (ja) | プログラマブルトランジスタ | |
| JPH0376585B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |