JPH0496351A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0496351A JPH0496351A JP21454390A JP21454390A JPH0496351A JP H0496351 A JPH0496351 A JP H0496351A JP 21454390 A JP21454390 A JP 21454390A JP 21454390 A JP21454390 A JP 21454390A JP H0496351 A JPH0496351 A JP H0496351A
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- JP
- Japan
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- resistance
- region
- gate wiring
- insulating film
- semiconductor device
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000011229 interlayer Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims 2
- 230000005669 field effect Effects 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ゲート入力抵抗を持つ半導体装置およびその
製造方法に関する。
製造方法に関する。
従来の技術
従来の半導体装置における、ゲート配線部の抵抗領域お
よびその周辺部の構造を第４図に示す。
よびその周辺部の構造を第４図に示す。
１はゲート配線部の抵抗領域、２はコンタクト窓、３は
層間絶縁膜、４はゲート配線部の非抵抗領域、５は半導
体基板である。この構造ではゲート配線部の抵抗領域１
の抵抗値は固程されており、一定の値のみを取る。
層間絶縁膜、４はゲート配線部の非抵抗領域、５は半導
体基板である。この構造ではゲート配線部の抵抗領域１
の抵抗値は固程されており、一定の値のみを取る。
発明が解決しようとする課題
このような従来の半導体装置では、入力抵抗の抵抗値を
所定の抵抗値に設定変更する場合、抵抗値を変更する余
地が構造上ないため、半導体装置のパターンを全体的に
変更し、半導体装置製造前工程（拡散工程）初めから製
作する必要があり、半導体装置製作に長時間かかるとい
う課題があった。
所定の抵抗値に設定変更する場合、抵抗値を変更する余
地が構造上ないため、半導体装置のパターンを全体的に
変更し、半導体装置製造前工程（拡散工程）初めから製
作する必要があり、半導体装置製作に長時間かかるとい
う課題があった。
本発明は上記課題を解決するもので、半導体装置におい
てゲート入力抵抗を所定の抵抗値に設定変更させる場合
の半導体装置製作に必要な時間を短縮し、迅速にそして
低コストでゲート入力抵抗の抵抗値を最適化（カスタム
化）した半導体装置およびその製造方法を提供すること
を目的とするものである。
てゲート入力抵抗を所定の抵抗値に設定変更させる場合
の半導体装置製作に必要な時間を短縮し、迅速にそして
低コストでゲート入力抵抗の抵抗値を最適化（カスタム
化）した半導体装置およびその製造方法を提供すること
を目的とするものである。
課題を解決するための手段
本発明は上記目的を達成するために層間絶縁膜に設けた
コンタクト窓が３個以上である構成による。
コンタクト窓が３個以上である構成による。
作用
本発明は上記構成により、ゲート入力抵抗の抵抗値を設
定変更させる場合に、半導体装置製造前工程（拡散工程
）の終盤工程でゲート入力抵抗の抵抗値を設定可能であ
る半導体装置とすることにより、半導体装置の製造工程
において最も時間のかかる半導体装置製造前工程く拡散
工程）の大半を予め済ませておき、ゲート入力抵抗の抵
抗値が決定後半導体装置製造前工程（拡散工程）の終盤
工程以降を行うことでゲート入力抵抗設定（変更）時よ
り半導体装置製作までにかかる時間を大幅に短縮したも
のである。
定変更させる場合に、半導体装置製造前工程（拡散工程
）の終盤工程でゲート入力抵抗の抵抗値を設定可能であ
る半導体装置とすることにより、半導体装置の製造工程
において最も時間のかかる半導体装置製造前工程く拡散
工程）の大半を予め済ませておき、ゲート入力抵抗の抵
抗値が決定後半導体装置製造前工程（拡散工程）の終盤
工程以降を行うことでゲート入力抵抗設定（変更）時よ
り半導体装置製作までにかかる時間を大幅に短縮したも
のである。
実施例
本発明を縦型ＭＯ８電界効果型トランジスタに実施した
場合を以下に示す。
場合を以下に示す。
（実施例１）
第１図において従来例の第４図と同一部分には同一番号
を付し説明を省略する。すなわち本発明の特徴はコンタ
クト窓２が３個以上あるということである。
を付し説明を省略する。すなわち本発明の特徴はコンタ
クト窓２が３個以上あるということである。
縦型ＭＯ３電界効果型トランジスタからなる半導体装置
の層間絶縁膜３に形成するゲート配線の抵抗領域１と非
抵抗領域４間のコンタクト窓２をあらかじめ多数形成し
ておき、所定の抵抗値になるようにコンタクト窓２を選
んで、相対するゲート配線の非抵抗領域４を形成する。
の層間絶縁膜３に形成するゲート配線の抵抗領域１と非
抵抗領域４間のコンタクト窓２をあらかじめ多数形成し
ておき、所定の抵抗値になるようにコンタクト窓２を選
んで、相対するゲート配線の非抵抗領域４を形成する。
その結果実際に作用する抵抗の長さを変更して抵抗値を
所定の抵抗値に設定するもの゛である。ここで６は実効
抵抗領域を表わす。
所定の抵抗値に設定するもの゛である。ここで６は実効
抵抗領域を表わす。
（実施例２）
第２図において第４図の従来例と同一部分には同一番号
を付し、説明を省略する。すなわち本発明の特徴は相対
するゲート配線部の非抵抗領域４の一方と抵抗領域１と
のオーバーラツプがその抵抗領域の全領域の３０％以上
になるように相対するゲート配線の非抵抗領域４を形成
したものである。３０％以上のオーバーラツプは層間絶
縁膜３に設けるコンタクト窓の変更だけで３０％以上の
、実際に作用する抵抗領域の長さをコントロールでき、
実際の実用範囲を補うことができる。
を付し、説明を省略する。すなわち本発明の特徴は相対
するゲート配線部の非抵抗領域４の一方と抵抗領域１と
のオーバーラツプがその抵抗領域の全領域の３０％以上
になるように相対するゲート配線の非抵抗領域４を形成
したものである。３０％以上のオーバーラツプは層間絶
縁膜３に設けるコンタクト窓の変更だけで３０％以上の
、実際に作用する抵抗領域の長さをコントロールでき、
実際の実用範囲を補うことができる。
すなわち縦型ＭＯ８電界効果型トランジスタからなる半
導体装置の層間絶縁膜３に形成するゲート配線の抵抗領
域１と非抵抗領域４間のコンタクト窓２の位置を変更す
ることにより実際に作用する抵抗の長さを変更して抵抗
値を所定の抵抗値に設定するものである。
導体装置の層間絶縁膜３に形成するゲート配線の抵抗領
域１と非抵抗領域４間のコンタクト窓２の位置を変更す
ることにより実際に作用する抵抗の長さを変更して抵抗
値を所定の抵抗値に設定するものである。
（実施例３）
第３図において４はゲート配線部の非抵抗領域、７，８
は本発明の特徴とする抵抗領域である。すなわちゲート
配線部に（使用、未使用にかかわらず）利用可能な複数
個の抵抗領域７および８を持つ縦型ＭＯ８電界効果型ト
ランジスタからなる半導体装置である。
は本発明の特徴とする抵抗領域である。すなわちゲート
配線部に（使用、未使用にかかわらず）利用可能な複数
個の抵抗領域７および８を持つ縦型ＭＯ８電界効果型ト
ランジスタからなる半導体装置である。
縦型ＭＯ３電界効果型トランジスタのゲート配線の非抵
抗領域４の途中に、並列に複数個の抵抗領域７および８
を形成しておき、ゲート配線の非抵抗領域４の形成形状
により使用する抵抗領域８を選定し、ゲート入力抵抗を
所定の抵抗値に設定するものである。
抗領域４の途中に、並列に複数個の抵抗領域７および８
を形成しておき、ゲート配線の非抵抗領域４の形成形状
により使用する抵抗領域８を選定し、ゲート入力抵抗を
所定の抵抗値に設定するものである。
発明の効果
以上の実施例から明らかなように層間絶縁膜に設けたコ
ンタクト窓が３個以上であるので、半導体装置製造前工
程（拡散工程）の終盤工程の工程変更のみでゲート入力
抵抗の抵抗値を最適化することが可能をなり、短時間で
低コストのゲート入力抵抗の抵抗値を最適化（カスタム
化）した半導体装置およびその製造方法を提供できる。
ンタクト窓が３個以上であるので、半導体装置製造前工
程（拡散工程）の終盤工程の工程変更のみでゲート入力
抵抗の抵抗値を最適化することが可能をなり、短時間で
低コストのゲート入力抵抗の抵抗値を最適化（カスタム
化）した半導体装置およびその製造方法を提供できる。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の平面図、
第４図は従来の半導体装置の断面図である。 １・・・・・・ゲート配線部の抵抗領域、２・・・・・
・コンタクト窓、３・・・・・・層間絶縁膜、４・・・
・・・ゲート配線部の非抵抗領域、５・・・・・・半導
体基板。 代理人の氏名 弁理士 粟野重孝 はが１名＠３図 第４図 す 第２図
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の平面図、
第４図は従来の半導体装置の断面図である。 １・・・・・・ゲート配線部の抵抗領域、２・・・・・
・コンタクト窓、３・・・・・・層間絶縁膜、４・・・
・・・ゲート配線部の非抵抗領域、５・・・・・・半導
体基板。 代理人の氏名 弁理士 粟野重孝 はが１名＠３図 第４図 す 第２図
Claims (6)
- （１）半導体基板上に形成されたゲート配線部の抵抗領
域と、その抵抗領域上を含む前記半導体基板上にコンタ
クト窓を有する層間絶縁膜を介して形成されたゲート配
線部の非抵抗領域とを有する半導体装置において、前記
層間絶縁膜に設けたコンタクト窓が３個以上であること
を特徴とする半導体装置。 - （２）半導体基板上にゲート配線部の抵抗領域を形成す
る工程と、その抵抗領域の上に層間絶縁膜を形成する工
程と、その層間絶縁膜に３個以上のコンタクト窓を形成
する工程と、所定の抵抗値になるように前記コンタクト
窓を選んで一対のゲート配線部の非抵抗領域を形成する
工程とを有する半導体装置の製造方法。 - （３）半導体基板上に形成された、ゲート配線部の抵抗
領域と、その抵抗領域上を含む前記半導体基板上にコン
タクト窓を有する層間絶縁膜を介して形成された相対す
るゲート配線部の非抵抗領域とを有する半導体装置にお
いて、前記相対するゲート配線部の非抵抗領域の一方と
前記抵抗領域とのオーバーラップがその抵抗領域の全領
域の３０％以上になる構成の半導体装置。 - （４）半導体基板上にゲート配線部の抵抗領域を形成す
る工程と、その抵抗領域の上に層間絶縁膜を形成する工
程と、その層間絶縁膜に所定の抵抗値になるようにコン
タクト窓を形成する工程と、そのコンタクト窓を含む前
記半導体基板上に非抵抗領域の一方が前記抵抗領域の３
０％以上になる相対するゲート配線の非抵抗領域を形成
する工程とを有する半導体装置。 - （５）半導体基板上に形成されたゲート配線部の抵抗領
域と、その抵抗領域上を含む前記半導体基板上にコンタ
クト窓を有する層間絶縁膜を介して形成されたゲート配
線部の非抵抗領域とを有する半導体装置において、前記
ゲート配線部の抵抗領域が利用可能な複数個の抵抗領域
であることを特徴とする半導体装置。 - （６）半導体基板上に複数個の抵抗領域を形成する工程
と、その抵抗領域相当部に窓を有する層間絶縁膜をパタ
ーン形成する工程と、前記複数個の抵抗領域のうち所定
の抵抗領域を選定してゲート配線の非抵抗領域をパター
ン形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21454390A JPH0496351A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21454390A JPH0496351A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496351A true JPH0496351A (ja) | 1992-03-27 |
Family
ID=16657484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21454390A Pending JPH0496351A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496351A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122545A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | セミカスタム半導体集積回路の設計方法 |
| JPH02151051A (ja) * | 1988-12-01 | 1990-06-11 | Nec Corp | 半導体集積回路装置 |
| JPH02177549A (ja) * | 1988-12-28 | 1990-07-10 | Sony Corp | マスタスライス方式の半導体集積回路装置 |
-
1990
- 1990-08-13 JP JP21454390A patent/JPH0496351A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122545A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | セミカスタム半導体集積回路の設計方法 |
| JPH02151051A (ja) * | 1988-12-01 | 1990-06-11 | Nec Corp | 半導体集積回路装置 |
| JPH02177549A (ja) * | 1988-12-28 | 1990-07-10 | Sony Corp | マスタスライス方式の半導体集積回路装置 |
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