JP3084056B2

JP3084056B2 - 半導体集積回路上の抵抗回路

Info

Publication number: JP3084056B2
Application number: JP02316851A
Authority: JP
Inventors: 晴房近藤; 宏美野谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 2000-09-04
Anticipated expiration: 2015-09-04
Also published as: JPH04186762A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、半導体集積回路に関し、特に、半導体集
積回路上で用いられる抵抗回路の抵抗体のレイアウトに
関する。

［従来の技術］半導体集積回路中で、所定の電圧から、他の所定の電
圧を得る必要が起こる場合がある。第７図は、そのよう
な所定の電圧を得るための回路の一例であり、基準電圧
Vrefから、出力電圧Voutを得るためのものである。

第７図を参照して、この回路は、プラス端子が基準電
圧Vrefに、マイナス端子がノードN1にそれぞれ接続され
た演算増幅器（以下『オペアンプ』と略称する。）138
と、ゲートがオペアンプ138の出力に、ソースがノードN
1にそれぞれ接続されたＮチャネルトランジスタ140と、
ノードN1と接地電位との間に接続され、抵抗値ｒを有す
る抵抗144と、Ｎチャネルトランジスタ140のドレインに
接続されたカレントミラー回路142と、カレントミラー
回路142と接地電位との間に接続され、抵抗値Ｒを有す
る抵抗146とを含む。

カレントミラー回路142は、ソースが電源電圧に、ド
レインがノードN2を介してＮチャネルトランジスタ140
のドレインに、ゲートがノードN2にそれぞれ接続された
Ρチャネルトランジスタ148と、ソースが電源電圧に、
ゲートがΡチャネルトランジスタ148のゲートに、ドレ
インがノードN3を介して抵抗146にそれぞれ接続された
Ρチャネルトランジスタ150とを含む。

出力電圧Voutは、ノードN3から取出される。

第７図に示される回路は以下のように動作する。ノー
ドN1の電位は、オペアンプ138の働きによって、基準電
圧Vrefと等しくなる。したがって、抵抗144に流れる電
流ｉは、以下の式で表わされる。

ｉ＝Vref/r カレントミラー回路142は、抵抗144を流れる電流ｉと
同じ電流ｉを、抵抗146に流す。したがって、ノードN3
に現われる電圧Voutは、以下の式で表わされる。

Vout＝iR＝Ｒ・Vref/r たとえばR:r＝12:1に設定することにより、Vout＝12V
refとなる。すなわち、基準電圧Vrefから、基準電圧の1
2倍の値を持つ電圧Voutが得られる。

上述のように、たとえば所定の基準電圧から他の所定
の電圧を得る際には、一定の抵抗比を有する２つの抵抗
144、146が用いられる。この場合、次のような２つの方
法が考えられる。

第１の方法は、単位長さ当り一定の抵抗値を有する、
ポリシリコンなどからなる抵抗体材料を、抵抗値に応じ
た長さだけ形成する方法である。第２の方法は、一定の
大きさおよび形状に抵抗体を形成し、それらを必要な数
だけ相互に接続して、所定の抵抗値を得る方法である。

この２つの方法のうち、第２の方法が一般的に採用さ
れている。その理由は以下のとおりである。半導体上で
は、抵抗体は前述のようにポリシリコンで、接続配線は
抵抗の少ない金属材料で形成されることが多い。これら
材料は相互に、単位長さ当りの抵抗値が異なる。そのた
め、第１の方法で所定の抵抗比を得るためには、抵抗体
の長さの比を、目的とする抵抗比と等しくしただけでは
所定の抵抗比を得ることができない。

一方、第２の方法では、各単位抵抗体当りの抵抗値が
相互にほぼ等しい。したがって、これらを所定の個数つ
ないだときの比精度（得られた抵抗比の、目的とする抵
抗比に対する割合）は高くなる。

以上の理由から、前述のようにたとえは12:1の抵抗比
を得る場合には、第８図に示されるようなユニット抵抗
体の配置がとられる。第８図を参照して、端子Ａ、Ｂ間
に、抵抗値ｒのユニット抵抗体が１つ接続される。一
方、端子Ｃ、Ｄ間に、それぞれ抵抗値ｒを有するユニッ
ト抵抗体が12個直列に接続される。

容易にわかるように、端子Ａ、Ｂ間の抵抗値はｒであ
り、端子Ｃ、Ｄ間の抵抗値は12rである。この抵抗回路
を第７図に示される抵抗144、146に用いることにより、
基準電圧Vrefに対し、出力電圧12Vrefを得ることができ
る。

［発明が解決しようとする課題］第８図に示されるようなレイアウトで大きな抵抗比を
得ようとすると、必然的にユニット抵抗の数が多くな
る。ユニット抵抗が、前述のようにポリシリコンで作ら
れているとする。一般に、ポリシリコンの抵抗を制御す
るために、ポリシリコン中には不純物イオンが注入され
る。この不純物イオンの面内分布が一様であれば特に問
題は生じない。しかし、不純物イオンの濃度の面内分布
には、何らかの傾斜があるのが通常である。これは、イ
オン注入後の熱拡散プロセスで装置内の温度分布に不均
一があったり、CVD（Chemical Vapor Deposition）法
で成膜する場合のガス流の不均一などにより起こる。そ
のため、ユニット抵抗体の抵抗値も、半導体の主表面内
でばらつくことになる。

たとえば第９図を参照して、第８図における上方にお
いて、ユニット抵抗体の抵抗値が高く、第８図における
下方で抵抗値が低く仕上げられたとする。下方に配置さ
れた端子Ｃ、Ｄ間の抵抗は大きく、上方に位置する端子
Ａ、Ｂ間の抵抗は小さくなる。したがって、その比は目
的とする12:1以上になってしまうことが予想される。

さらに、抵抗値のばらつきは、面内で温度の分布が一
様でない場合などにも引き起こされる。これは、通常、
抵抗体の抵抗値は、その温度とともに変化するためであ
る。

この結果、次のような問題が生ずる。たとえば、距離
１離れたユニット抵抗間でr₀Ωずつ抵抗値が下がるもの
とする。第８図において、一番上の抵抗がｒΩであると
すると、端子Ｃ、Ｄ間の抵抗R_CDは、次式で表わされ
る。

R_CD＝（ｒ−r₀）＋（ｒ−2r₀）＋… ＋（ｒ−12r₀）＝12r−78r₀ 一方、端子Ａ、Ｂ間の抵抗R_ABは次式で表わされる。

R_AB＝ｒしたがって、抵抗比R_CD:R_AB＝（12−78r₀）/rとな
る。r₀＝0.01r（１％）とする。抵抗比R_CD/R_AB＝11.22
となる。この値は、目的とされる値12とは大きく異なる
値である。

抵抗値の変化率を示すr₀はプロセス方式によって異な
るのでその影響は一概には言えないが、距離10mm当り20
％もの変動を抵抗値に生ずることもある。このような場
合、所定の電圧を得ることができず、半導体集積回路が
正しく動作することが不可能になる。

この発明は上述の課題を解消するためになされたもの
で、大きな抵抗比を精度よく得ることができる、半導体
集積回路上の抵抗回路を提供することを目的とする。

［課題を解決するための手段］請求項１に記載の発明に係る、半導体集積回路上の抵
抗回路は、主表面を有する半導体基板と、主表面を有す
る半導体基板と、主表面上に形成された絶縁膜と、絶縁
膜上に所定の中心点の周りに点対称に、かつマトリクス
状に配置して形成された複数個の単位抵抗体と、単位抵
抗体の、中心点の周りに点対称に配置された第１の複数
個を接続して、第１の抵抗値を実現するための第１の接
続手段と、単位抵抗体の、第１の接続手段により接続さ
れない、中心点の周りに点対称に配置された第２の複数
個を接続して、第２の抵抗値を実現するための第２の接
続手段とを含む。

請求項２の記載の発明に係る半導体集積回路上の抵抗
回路においては、請求項１に記載の回路に加えてさら
に、第１の複数の、第２の複数に対する比は、第１の抵
抗値の、第２の抵抗値に対する比よりも小さく選ばれて
いる。

請求項３に記載の半導体集積回路上の抵抗回路におい
ては、請求項１または２に記載の回路に加えてさらに、
第１の接続手段により接続される単位抵抗体と、第２の
接続手段により接続される単位抵抗体とは、マトリクス
の異なる行内に配置されており、かつ第１の接続手段に
より接続される単位抵抗体の行と、第２の接続手段によ
り接続される単位抵抗体の行とは、交互に配置されてい
る。

請求項４に記載の発明に係る、半導体集積回路上の抵
抗回路においては、請求項１〜３のいずれかに記載の発
明の回路に加えてさらに、第２の接続手段は、予め定め
られた数の単位抵抗体の直列接続を複数個形成するため
の手段と、複数個の直列接続を互いに並列接続するため
の手段とを含む。

［作用］各単位抵抗体の抵抗値が、主表面上においてある傾向
で変化していても、各接続手段により接続された単位抵
抗体全体の抵抗値の平均は、その配置の中心点における
単位抵抗体と抵抗値に近づく。請求項１に記載の発明に
係る半導体集積回路上の抵抗回路においては、第１の抵
抗値を実現するために接続される単位抵抗体と、第２の
抵抗値を実現するために接続される単位抵抗体とは、い
ずれもマトリクスの中心に関して点対称に配置されてお
り、その配置の中心は一致する。そのため抵抗値のばら
つきは、いずれの場合にも中心点に関して点対称となる
一対の単位抵抗体によってほぼ相殺される。したがって
第１の抵抗値を実現するための単位抵抗体の抵抗値の平
均値と、第２の抵抗値を実現するための単位抵抗値の抵
抗値の平均値ともほぼ等しくなる。

請求項２の記載の発明に係る半導体集積回路上の抵抗
回路においてはさらに、小さい方の第２の抵抗値を実現
するための単位抵抗体の数が、第１の抵抗値を実現する
ための単位抵抗体の数に近く選ばれる。そのため、第２
の抵抗値を実現するための単位抵抗体を、第１の抵抗値
を実現するための単位抵抗体と同じ程度の密度で主表面
上に分散させることができる。したがって、単位抵抗体
の抵抗値の変化が、面内において一様でなくても、それ
ぞれの抵抗値を実現するための単位抵抗体の抵抗値に及
ぼされる変化が、互いにほぼ等しくなる。

請求項３に記載の発明に係る、半導体集積回路上の抵
抗回路においては、請求項１または２に記載の発明に係
る作用に加えてさらに、第１の接続手段により接続され
る単位抵抗体と、第２の接続手段により接続される単位
抵抗体とは、マトリクスの異なる行内に配置されてお
り、かつ第１の接続手段により接続される単位抵抗体の
行と、第２の接続手段により接続される単位抵抗体の行
とは、交互に配置されている。したがって、それぞれの
抵抗値を実現するための単位抵抗体の抵抗値の分布は、
互いに近似したものとなる。

請求項４に記載の発明に係る半導体集積回路上の抵抗
回路においては、請求項１〜３のいずれかに記載の発明
に係る作用に加えてさらに、第２の接続手段は、予め定
められた数の単位抵抗体の直列接続を複数個形成するた
めの手段と、複数個の直列接続を互いに並列接続するた
めの手段とを含む。このように複数個の直列接続を並列
接続することによって、比較的小さな抵抗値を比較的大
きな数の単位抵抗体で実現することができる。そのた
め、第１の接続手段により接続される単位抵抗体の数
と、第２の接続手段により接続される単位抵抗体の数と
の比を１に近付けることが可能となり、それぞれに属す
る単位抵抗体をマトリクス状に配置することが容易にな
る。またこのような形式で第２の抵抗値を実現すること
により、第２の接続手段により接続される単位抵抗体の
個々の抵抗値のばらつきのもつ影響は小さくなり、より
比精度の高い抵抗比を実現することができる。

［実施例］第4A図〜第4C図は、オームの法則を説明するための図
である。第4A図に示される端子T1、T2間に接続されたユ
ニット抵抗の抵抗値をｒとする。第4B図に示されるよう
に、端子T1、T2間に同じユニット抵抗体を２つ直列に接
続したものを２つ並列に接続した回路も、同じ抵抗ｒを
有する。さらにまた、オームの法則によれば、第4C図に
示されるように、抵抗値ｒを有するユニット抵抗体を２
つ並列接続したものを２つ直列接続しても、同じ抵抗値
ｒを得ることができる。本発明は、抵抗回路のこのよう
な性質を利用したものである。

第１図は本発明の一実施例に係る、半導体集積回路上
の抵抗回路の概略レイアウト図である。第２図は、第１
図のII−II方向の矢視断面図である。第３図は、第１図
に示される回路の模式的レイアウト図である。

第１図〜第３図を参照して、この抵抗回路は、シリコ
ン基板10上のシリコン酸化膜12上に、概略６行×３列の
マトリックスを形成するように配置された、ポリシリコ
ンからなるユニット抵抗体14〜44を含む。

このマトリックスの第１行は、左から順に形成された
ユニット抵抗体14、16、18を含む。マトリックスの第２
行は、それぞれ第１列目および第３列目に形成されたユ
ニット抵抗体38、40を含む。第３行は、図における右側
からこの順に形成されたユニット抵抗体20、22、24を含
む。第４行は、左からこの順に形成されたユニット抵抗
体26、28、30を含む。第５行は、第１列目および第３列
目に形成されたユニット抵抗体42、44を含む。第６行
は、図における右側から順に形成されたユニット抵抗体
32、34、36を含む。

ユニット抵抗体14は、金属配線46によって端子Ｃに接
続される。ユニット抵抗体14〜36は、それぞれこの順で
金属配線48〜68により直列接続される。ユニット抵抗体
36はさらに、金属配線70によって端子Ｄに接続されてい
る。

ユニット抵抗体38、42は、金属配線72によって端子Ａ
に接続されている。ユニット抵抗体40は、金属配線74に
よってユニット抵抗体38に接続される。ユニット抵抗体
44は、金属配線78によってユニット抵抗体42に接続され
る。金属配線74、78は、金属配線82によって相互に接続
される。ユニット抵抗体40、44は、金属配線76、80、84
によって相互に接続される。金属配線84は、同じく金属
配線86により端子Ｂに接続されている。

ユニット抵抗体14〜36は、抵抗値12rを得るために接
続される。また、ユニット抵抗体38〜44は、第4C図に示
される回路を構成し、これによって抵抗値ｒを実現す
る。

第１図〜第３図から容易にわかるように、ユニット抵
抗体14〜36は、一点Ρに対して点対称となるように配置
されている。ユニット抵抗体38〜44も、点Ρに対し点対
称に配置されている。

さらに、ユニット抵抗体のマトリックスの第１行と第
３行とは、第１の抵抗値を実現するための回路に属す
る。また、その間に挿入されている第２行目は、第２の
抵抗値を実現するための回路に属する。第４行、第６行
と、第５行との関係も同様である。

本実施例の場合、以上の説明から明らかなように12:1
の抵抗比を得ることができる。しかし、各抵抗値を実現
するために用いられるユニット抵抗体の数は12および４
である。その比は3:1であり、抵抗比12:1よりも小さく
なっている。

以上の実施例の抵抗回路によれば、第８図に示される
レイアウトに比べて、以下の理由で高い比精度が得られ
る。

たとえば第１図および第３図において、図の上方から
下方にかけて、ユニット抵抗の抵抗値がだんだん低くな
るように、ユニット抵抗を形成するポリシリコン層が形
成された場合を考える。距離１ごとに、ユニット抵抗体
の抵抗値がr₀Ωずつ減るものとし、各ユニット抵抗は距
離１ずつ離れて配置されているとする。第１図、第３図
における一番上方をユニット抵抗14、16、18がそれぞ
れ、抵抗値ｒΩに仕上ったとする。端子Ａ、Ｂ間の抵抗
R_AB、端子Ｃ、Ｄの抵抗R_CDは以下のようになる。

R_CD＝ｒ＋ｒ＋ｒ＋（ｒ−2r₀）＋（ｒ−2r₀）＋（ｒ−2r₀）＋（ｒ−3r₀）＋（ｒ−3r₀）＋（ｒ−3r₀）＋（ｒ−5r₀）＋（ｒ−5r₀）＋（ｒ−5r₀）＝12r−30r₀ これらより、比抵抗R_CD/R_ABは以下の式により求めら
れる。

r₀＝0.01r（１％）とすると、比抵抗R_CD/R_ABは、11.9
850となる。したがって、第８図に示される従来の抵抗
回路に比べて、著しく比精度が上昇することがわかる。

以上の説明では、抵抗値が、図の上から下に向かって
低下する場合が示された。しかし、前述のように各ユニ
ット抵抗は点Ρに対し点対称に配置されている。そのた
め、抵抗値の傾斜がどの方向であっても、同様の効果を
得ることができる。互いに対称な２つのユニット抵抗の
間で、抵抗値の変化が概ね相殺されるためである。

第５図には、さらに進んだ、本発明の第２の実施例の
半導体集積回路上の抵抗回路のレイアウトが示されてい
る。この実施例は、第１の実施例と同様にオームの法則
を利用したものである。すなわち、第６図Ａ図に示され
る端子T1、T2間の抵抗ｒが、第6B図に示されるように接
続された９個の抵抗ｒからなる回路によっても実現され
ることを利用したものである。

第５図を参照して、この抵抗回路は、７行×３列のマ
トリックス形成するように配列された、各々抵抗値ｒを
有するユニット抵抗14〜36、88〜104を含む。

ユニット抵抗14は金属配線46によって端子Ｃに接続さ
れている。ユニット抵抗体14〜36は、金属配線48〜68に
よって直列に接続されている。ユニット抵抗36は、金属
配線70によって端子Ｄに接続されている。

ユニット抵抗体88〜92は、金属配線116、118によって
直列に接続されている。ユニット抵抗94〜98は、金属配
線124、126によって直列に接続されている。ユニット抵
抗100、102、104は、金属配線132、134によって直列に
接続されている。金属配線116、124、132は、金属配線1
10によって相互に接続されている。金属配線118、126、
134は、金属配線112によって相互に接続されている。ユ
ニット抵抗88、94、100は、それぞれ金属配線114、12
2、130によって金属配線106に接続され、金属配線106は
端子Ａに接続されている。ユニット抵抗92、98、104
は、それぞれ金属配線120、128、136によって金属配線1
08に接続され、金属配線108は端子Ｂに接続されてい
る。

第５図に示される抵抗回路の場合、端子Ｃ、Ｄ間の抵
抗は12rとなる。端子Ａ、Ｂ間の抵抗は、第6B図に示さ
れる端子T1、T2間の配線と同一になり、したがって抵抗
ｒΩとなる。

第５図に示されるようなユニット抵抗の配置は以下の
特徴を有する。この配置においては、ユニット抵抗体が
配置の中心点に対して点対称となるように配置されてい
る。かつ、端子Ｃ、Ｄ間に接続されているユニット抵抗
を含む行と、端子Ａ、Ｂ間に接続されているユニット抵
抗の行とが、完全に交互に配置されている。したがっ
て、この配置においては、第１の実施例において挙げら
れたような利点がさらに効果を上げ、第１の実施例に示
される抵抗回路よりもさらによい精度で12:1に近い抵抗
比を得ることができるこの発明に係る抵抗回路においては、小さい方の抵抗
値を実現するユニット抵抗の数は、大きい方の抵抗値を
実現するユニット抵抗数に近いことが好ましい。ユニッ
ト抵抗を交互に配置したり、点対称に配置したりするこ
とがより容易になるためである。また、双方のユニット
抵抗をできるだけ近接して分散することができ、抵抗値
の変化そのものにばらつきがあった場合にも、双方に同
様の影響が及ぼされる結果、得られる抵抗比からは、抵
抗値の変化そのもののばらつきによる影響が取り除かれ
るからである。しかし、第１の実施例において示された
ように、双方に含まれるユニット抵抗の数の比を、実現
する抵抗比よりも多少１に近づけるだけでもかなりの効
果が得られる。

以上、本発明が実施例に基づいて詳細に説明された。
しかし、本発明はこれらの実施例に限定されない。たと
えば、上述の実施例においては、簡単のために１対の抵
抗についてのみ説明された。しかし、３つ以上の抵抗間
の抵抗比を得る場合にも、同様の方法で高い比精度を得
ることができる。

［発明の効果］以上のように、請求項１に記載の半導体集積回路上の
抵抗回路においては、第１の抵抗値および第２の抵抗値
を実現するための単位抵抗体の抵抗値の平均値は、互い
にほぼ等しくなる。抵抗値の変化による影響は、第１の
抵抗値に対しても、第２の抵抗値に対しても同様に及ぼ
される。その結果、第１の抵抗値と第２の抵抗値との抵
抗比を精度よく実現することができる。

請求項２の記載の半導体集積回路上の抵抗回路におい
ては、さらに、第２の抵抗値を実現するための単位抵抗
体の配置を、第１の抵抗値を実現するための単位抵抗体
の配置に近づけることができる。したがって、第１およ
び第２の抵抗値を実現するための各単位抵抗体の抵抗値
のばらつきを、互いにより近づけることができる。

請求項３に記載の半導体集積回路上の抵抗回路におい
ては、請求項１または２に記載の発明による効果に加え
てさらに、第１の抵抗値、第２の抵抗値を実現するため
の各単位抵抗体の抵抗値の相違が最小に抑えられる。第
１の抵抗値、第２の抵抗値を実現するための単位抵抗体
の抵抗値のばらつき方の相違がより小さくなり、求める
抵抗比をより精度よく実現することができる。

請求項４に記載の半導体集積回路上の抵抗回路におい
ては、請求項１〜３のいずれかに記載の発明による効果
に加えてさらに、小さい方の第２の抵抗値を実現するた
めの単位抵抗体を比較的多くの数とすることができるの
で、第１の抵抗値を実現するための単位抵抗体とともに
できるだけ抵抗値の傾斜の影響を受けないようなマトリ
クス状の配置を行うことが容易にできる。また少ない抵
抗値を多くの単位抵抗体で実現するので、個々の単位抵
抗体の抵抗値のばらつきによる影響がより小さくなり、
第２の抵抗値を高い精度で実現することができる。

すなわち、請求項１〜４に記載のいずれの半導体集積
回路上の抵抗回路においても、大きな抵抗比を精度よく
得ることができる、半導体集積回路上の抵抗回路を提供
することができる。

【図面の簡単な説明】

第１図は本発明に係る抵抗回路の配置を示す、半導体集
積回路の平面図であり、第２図は第１図のII−II方向の矢視断面図であり、第３図は第１図に示される回路のレイアウトを模式的に
示す図であり、第4A図〜第4C図は、この発明が関連するオームの法則を
説明するための回路図であり、第５図はこの発明の第２の実施例に係る抵抗回路のレイ
アウトを模式的に示す図であり、第6A図、第6B図は、この発明の第２の実施例を説明する
ための回路図であり、第７図は基準電圧から一定の電圧を得るための回路の回
路図であり、第８図は、従来の抵抗回路におけるユニット抵抗体の配
置を模式的に示す図であり、第９図はユニット抵抗の抵抗値の変化を示す図である。図中、10は基板、12はシリコン酸化膜、14〜45、88〜10
4はユニット抵抗、46〜86、106〜136は金属配線を示
す。なお、図中同一符号は同一、または相当箇所を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822

Claims

(57)【特許請求の範囲】

【請求項１】予め定められる第１の抵抗値および、前記
第１の抵抗値より小さな予め定められる第２の抵抗値と
により定まる抵抗比を実現するための、半導体集積回路
上の抵抗回路であって、主表面を有する半導体基板と、前記主表面上に形成された絶縁膜と、前記絶縁膜上に所定の中心点の周りに点対称に、かつマ
トリクス状に配置して形成された複数個の単位抵抗体
と、前記単位抵抗体の、前記中心点の周りに点対称に配置さ
れた第１の複数個を接続して、前記第１の抵抗値を実現
するための第１の接続手段と、前記単位抵抗体の、前記第１の接続手段により接続され
ない、前記中心点の周りに点対称に配置された第２の複
数個を接続して、前記第２の抵抗値を実現するための第
２の接続手段とを含む、半導体集積回路上の抵抗回路。
【請求項２】前記第１の複数の、前記第２の複数に対す
る比は、前記第１の抵抗値の、前記第２の抵抗値に対す
る比より小さく選ばれている、請求項１に記載の半導体
集積回路上の抵抗回路。
【請求項３】前記第１の接続手段により接続される前記
単位抵抗体と、前記第２の接続手段により接続される前
記単位抵抗体とは、前記マトリクスの異なる行内に配置
されており、かつ前記第１の接続手段により接続される
前記単位抵抗体の行と、前記第２の接続手段により接続
される前記単位抵抗体の行とは、交互に配置されてい
る、請求項１または２に記載の半導体集積回路上の抵抗
回路。
【請求項４】前記第２の接続手段は、予め定められた数
の前記単位抵抗体の直列接続を複数個形成するための手
段と、前記複数個の直列接続を互いに並列接続するため
の手段とを含む、請求項１〜３のいずれかに記載の半導
体集積回路上の抵抗回路。