JPS63252442A - 集積回路 - Google Patents
集積回路Info
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- JPS63252442A JPS63252442A JP62088287A JP8828787A JPS63252442A JP S63252442 A JPS63252442 A JP S63252442A JP 62088287 A JP62088287 A JP 62088287A JP 8828787 A JP8828787 A JP 8828787A JP S63252442 A JPS63252442 A JP S63252442A
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- Japan
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- integrated circuit
- terminals
- channel mos
- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にバイポーラ・CMOSM
OSツマスタースライス方式回路に関する。
OSツマスタースライス方式回路に関する。
近年、LSIの製造コストの低減及び製造時間の短縮を
図るために、トンジスタ、抵抗等を予め製造しておき、
配線層でこれらの素子を接続することによって種々のL
SIを実現するマスタースライス方式が採用されている
。
図るために、トンジスタ、抵抗等を予め製造しておき、
配線層でこれらの素子を接続することによって種々のL
SIを実現するマスタースライス方式が採用されている
。
この方式では、素子形成用の拡散工程のマスクを作り直
すことなく、単に配線層を形成するマスクを交換するだ
けで多品種のLSIを短時間に製造することが可能であ
る。
すことなく、単に配線層を形成するマスクを交換するだ
けで多品種のLSIを短時間に製造することが可能であ
る。
第3図は従来の集積回路の一例の基本セルの模式的パタ
ーン図、第4図は第3図のpチャネルMO8ICの等価
回路図である。
ーン図、第4図は第3図のpチャネルMO8ICの等価
回路図である。
この基本セル2は、エミッタ端子E1及びB2゜コレク
タ端子C1及びC2とベース端子B1及びB2から成る
二つのNPN形バイポーラトランジスタB、及びB2と
、回路によってソース領域又はド゛レイン領域が共通に
できる四つのMO8ICPl、P2及びN1.N2と、
抵抗端子Rを有する二つの拡散層の抵抗素子R1及びR
2から成っている。
タ端子C1及びC2とベース端子B1及びB2から成る
二つのNPN形バイポーラトランジスタB、及びB2と
、回路によってソース領域又はド゛レイン領域が共通に
できる四つのMO8ICPl、P2及びN1.N2と、
抵抗端子Rを有する二つの拡散層の抵抗素子R1及びR
2から成っている。
例えばpチャネルMOS ICPlはドレイン(ソー
ス)端子Cを共通としてソース(トレイン)端子a及び
bとゲート端子G、及びGbをそれぞれ有する二つのp
チャネルMoSトランジスタP、a及びPlbより成っ
ている。
ス)端子Cを共通としてソース(トレイン)端子a及び
bとゲート端子G、及びGbをそれぞれ有する二つのp
チャネルMoSトランジスタP、a及びPlbより成っ
ている。
第5図は従来の集積回路の一例の回路図、第6図は第5
図の回路を構成するために第3図の基本セルに配線を施
した状態を説明するための模式的パターン図である。
。
図の回路を構成するために第3図の基本セルに配線を施
した状態を説明するための模式的パターン図である。
。
このインバータ回路の集積回路は次の様に構成されてい
る。
る。
第5図に示すように、NPN形のバイポーラトランジス
タB1及びB2は、出力端子T、を介して電源VDDと
接地GND間に直列接続されている。
タB1及びB2は、出力端子T、を介して電源VDDと
接地GND間に直列接続されている。
pチャネルMOS ICplのうちのpチャネルMO
SトランジスタPlaと抵抗素子R1と、nチャネルM
OS ICN、のうちのnチャネルMOSトラ・ンジ
スタN1bと抵抗素子R2との四つ素子を電源VDDと
接地GND間に直列に接続し、ゲート端子G、及びGb
とを共通に入力端子T+に接続してCMOSインバータ
を構成し、トランジスタP1m及びr’Jtbのソース
をそれぞれトランジスタBl及びB2のベースに、また
トランジスタN、bのドレインを出力端子T。に接続し
ている。
SトランジスタPlaと抵抗素子R1と、nチャネルM
OS ICN、のうちのnチャネルMOSトラ・ンジ
スタN1bと抵抗素子R2との四つ素子を電源VDDと
接地GND間に直列に接続し、ゲート端子G、及びGb
とを共通に入力端子T+に接続してCMOSインバータ
を構成し、トランジスタP1m及びr’Jtbのソース
をそれぞれトランジスタBl及びB2のベースに、また
トランジスタN、bのドレインを出力端子T。に接続し
ている。
上述した従来の集積回路は、バイポーラトランジスタと
MOSトランジスタと抵抗の3種類の素子を最低限必要
とし、しかもマスタースライス方式は予めこれら3種類
の素子を基本セル内に一定址配備しておかなくてはなら
ないので、1チツプで大機能を持たせるためにゲート数
を増加する場合には、基本セルの面積が大きくなるとい
う問題があった。
MOSトランジスタと抵抗の3種類の素子を最低限必要
とし、しかもマスタースライス方式は予めこれら3種類
の素子を基本セル内に一定址配備しておかなくてはなら
ないので、1チツプで大機能を持たせるためにゲート数
を増加する場合には、基本セルの面積が大きくなるとい
う問題があった。
本発明の目的は、高集積度の集積回路を提供することに
ある。
ある。
本発明の集積回路は、半導体ウェーハの一生面に形成さ
れた複数のバイポーラトランジスタと、複数の一導電形
及び逆導電形のMoSトランジスタとを有する基本セル
を複数含む集積回路装置において、前記MOSトランジ
スタのゲート電極が複数の端子を有しかつ各該端子間が
0.1〜10にΩの抵抗値を有して構成される。
れた複数のバイポーラトランジスタと、複数の一導電形
及び逆導電形のMoSトランジスタとを有する基本セル
を複数含む集積回路装置において、前記MOSトランジ
スタのゲート電極が複数の端子を有しかつ各該端子間が
0.1〜10にΩの抵抗値を有して構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の基本セルの模式的パターン
図である。
図である。
基本セル1の各MoSトランジスタの全てのゲート電極
は、二つの端子間に約0.1〜10にΩの抵抗値を有す
る多結晶シリコン基板rで構成されている。
は、二つの端子間に約0.1〜10にΩの抵抗値を有す
る多結晶シリコン基板rで構成されている。
例えば、pチャネルMOS ICPlのpチャネルM
oSトランジスタP1.のゲート電極は二つの端子G
RlaX及びGR1&Yを有する。
oSトランジスタP1.のゲート電極は二つの端子G
RlaX及びGR1&Yを有する。
基本セル1は全てのゲート電極が二つの抵抗端子を有し
、代りに拡散抵抗素子R1及びR2を有しない意思外は
、第3図の従来の基本セル2と同一である。
、代りに拡散抵抗素子R1及びR2を有しない意思外は
、第3図の従来の基本セル2と同一である。
第2図は第1図の基本セル1に配線を施した状態を説明
するための模式的パターン図である。
するための模式的パターン図である。
集積回路は第5図のインバータ回路である。
トランジスタB、、B9及びN1.と電源VDDと接線
GND間の点線に示す配線は第6図と同一である。
GND間の点線に示す配線は第6図と同一である。
トランジスタPl、のソース端子S0は配線が簡単にな
るように、第5図との共通領域がドレインであるのに対
してソースが共通領域に置換しているが、回路動作は同
一である。
るように、第5図との共通領域がドレインであるのに対
してソースが共通領域に置換しているが、回路動作は同
一である。
第5図の回路抵抗R3に対応して、トンジスタとして使
用していないトランジスタPtbのゲート電極の抵抗r
1の端子GRzbxとGR2bYに配線している。
用していないトランジスタPtbのゲート電極の抵抗r
1の端子GRzbxとGR2bYに配線している。
これら抵抗素子は回路に応じて直並列に結線することも
できる。
できる。
また、必要により、一部拡散抵抗を用いることもできる
。
。
以上説明したように本発明は、基本セル内にゲート電極
が抵抗素子としても使用できるMOSトランジスタを有
し、従来の拡散抵抗素子を低減することにより、高集積
度の集積回路が得られる効果がある。
が抵抗素子としても使用できるMOSトランジスタを有
し、従来の拡散抵抗素子を低減することにより、高集積
度の集積回路が得られる効果がある。
第1図は本発明の一実施例の基本セルの模式的パターン
図、第2図は集積回路の一例を構成するために第1図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図、第3図は従来の集積回路の一例の基本セルの
模式的パターン図、第4図は第3図のpチャネルMO3
ICの等価回路図、第5図は従来の集積回路の一例の回
路図、第6図は第5図の回路を構成するために第3図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図である。 1.2・・・基本セル、Bl、B2・・・バイポーラト
ランジスタ、G RIbx 、 G Rlby 、 O
R2bx 。 GRzby・・・ゲート端子、N1.・・・nチャネル
MOSトランジスタ、pH・・pチャネルMOSトラン
ジスタ、r・・・多結晶シリコン抵抗体。
図、第2図は集積回路の一例を構成するために第1図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図、第3図は従来の集積回路の一例の基本セルの
模式的パターン図、第4図は第3図のpチャネルMO3
ICの等価回路図、第5図は従来の集積回路の一例の回
路図、第6図は第5図の回路を構成するために第3図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図である。 1.2・・・基本セル、Bl、B2・・・バイポーラト
ランジスタ、G RIbx 、 G Rlby 、 O
R2bx 。 GRzby・・・ゲート端子、N1.・・・nチャネル
MOSトランジスタ、pH・・pチャネルMOSトラン
ジスタ、r・・・多結晶シリコン抵抗体。
Claims (1)
- 半導体ウェーハの一主面に形成された複数のバイポー
ラトランジスタと、複数の一導電形及び逆導電形のMO
Sトランジスタとを有する基本セルを複数含む集積回路
装置において、前記MOSトランジスタのゲート電極が
複数の端子を有しかつ各該端子間が0.1〜10kΩの
抵抗値を有することを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62088287A JPS63252442A (ja) | 1987-04-09 | 1987-04-09 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62088287A JPS63252442A (ja) | 1987-04-09 | 1987-04-09 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63252442A true JPS63252442A (ja) | 1988-10-19 |
Family
ID=13938693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62088287A Pending JPS63252442A (ja) | 1987-04-09 | 1987-04-09 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63252442A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0387064A (ja) * | 1989-06-07 | 1991-04-11 | Fujitsu Ltd | マスタスライス型半導体集積回路装置 |
JPH03101310A (ja) * | 1989-09-13 | 1991-04-26 | Fujitsu Ltd | Bi―CMOS出力回路 |
-
1987
- 1987-04-09 JP JP62088287A patent/JPS63252442A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0387064A (ja) * | 1989-06-07 | 1991-04-11 | Fujitsu Ltd | マスタスライス型半導体集積回路装置 |
JPH03101310A (ja) * | 1989-09-13 | 1991-04-26 | Fujitsu Ltd | Bi―CMOS出力回路 |
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