JP2780553B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2780553B2 JP2780553B2 JP116992A JP116992A JP2780553B2 JP 2780553 B2 JP2780553 B2 JP 2780553B2 JP 116992 A JP116992 A JP 116992A JP 116992 A JP116992 A JP 116992A JP 2780553 B2 JP2780553 B2 JP 2780553B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に下地固定式セミカスタムの半導体集積回路装置
に関するものである。
し、特に下地固定式セミカスタムの半導体集積回路装置
に関するものである。
【０００２】
【従来の技術】下地固定式とは、ＭＯＳトランジスタ，
バイポーラトランジスタ，抵抗，コンデンサ等をあらか
じめ拡散層形成まで進めてこれらを用意しておき、回路
構成に応じて配線を施して、製品化するもので、開発期
間，開発費の点ですぐれたものである。次に、従来技術
によるこの種の半導体集積回路装置をアナログ回路の場
合について図面を参照して説明する。
バイポーラトランジスタ，抵抗，コンデンサ等をあらか
じめ拡散層形成まで進めてこれらを用意しておき、回路
構成に応じて配線を施して、製品化するもので、開発期
間，開発費の点ですぐれたものである。次に、従来技術
によるこの種の半導体集積回路装置をアナログ回路の場
合について図面を参照して説明する。
【０００３】この半導体集積回路装置は、図４（Ａ）に
示すように、基板１１上に、複数の抵抗素子ＲＥが一定
方向に順次配列形成された第１の回路素子形成領域ＥＡ
１１、この第１の回路素子形成領域ＥＡ１１と近接しか
つ平行に設けられ複数のＰＮＰトランジスタ素子ＰＴＥ
が一定方向に順次配列形成された第２の回路素子形成領
域ＥＡ１２と、この第２の回路素子領域ＥＡ１２と近接
しかつ平行に設けられ複数のＮＰＮトランジスタ素子Ｎ
ＴＥが一定方向に順次配列形成された第３の回路素子形
成領域ＥＡ１３と、この第３の回路素子形成領域ＥＡ１
３と近接しかつ平行に設けられた複数の抵抗素子ＲＥが
一定方向に順次配列形成された第４の回路素子形成領域
ＥＡ１４とを含む下地回路を形成し、この下地回路の上
に絶縁膜（図示省略）を施した後、この絶縁膜上にこれ
ら回路素子形成領域ＥＡ１１〜ＥＡ１４の抵抗素子Ｒ
Ｅ，ＰＮＰトランジスタ素子ＰＴＥ，ＮＰＮトランジス
タ素子ＮＴＥの電極を接続する配線ＷＬ及び電源供給用
の電源配線ＰＬ１，ＰＬ２を形成する構成となってい
た。図４（Ｂ）は、上述の配線ＷＬ，電源配線ＰＬ１，
ＰＬ２を形成して得られた増幅回路の回路図である。
示すように、基板１１上に、複数の抵抗素子ＲＥが一定
方向に順次配列形成された第１の回路素子形成領域ＥＡ
１１、この第１の回路素子形成領域ＥＡ１１と近接しか
つ平行に設けられ複数のＰＮＰトランジスタ素子ＰＴＥ
が一定方向に順次配列形成された第２の回路素子形成領
域ＥＡ１２と、この第２の回路素子領域ＥＡ１２と近接
しかつ平行に設けられ複数のＮＰＮトランジスタ素子Ｎ
ＴＥが一定方向に順次配列形成された第３の回路素子形
成領域ＥＡ１３と、この第３の回路素子形成領域ＥＡ１
３と近接しかつ平行に設けられた複数の抵抗素子ＲＥが
一定方向に順次配列形成された第４の回路素子形成領域
ＥＡ１４とを含む下地回路を形成し、この下地回路の上
に絶縁膜（図示省略）を施した後、この絶縁膜上にこれ
ら回路素子形成領域ＥＡ１１〜ＥＡ１４の抵抗素子Ｒ
Ｅ，ＰＮＰトランジスタ素子ＰＴＥ，ＮＰＮトランジス
タ素子ＮＴＥの電極を接続する配線ＷＬ及び電源供給用
の電源配線ＰＬ１，ＰＬ２を形成する構成となってい
た。図４（Ｂ）は、上述の配線ＷＬ，電源配線ＰＬ１，
ＰＬ２を形成して得られた増幅回路の回路図である。
【０００４】アナログ回路のレイアウトで重要なポイン
トは布線の設計と回路素子配置である。
トは布線の設計と回路素子配置である。
【０００５】すなわち布線の設計においては布線インピ
ーダンス，アルミニウム配線マイグレーション等を注意
し、布線分け布線幅を設計する。回路素子配置は、ペア
で使用する場合、その特性の差が小さい（以下ペア性と
いう）ことが必要であり、これに注意し、近接配置す
る。
ーダンス，アルミニウム配線マイグレーション等を注意
し、布線分け布線幅を設計する。回路素子配置は、ペア
で使用する場合、その特性の差が小さい（以下ペア性と
いう）ことが必要であり、これに注意し、近接配置す
る。
【０００６】次に、このペア性及び回路素子配置の重要
性について述べる。
性について述べる。
【０００７】通常、ウェハーから半導体チップを生成す
る場合、その半導体チップ，ウェハー上の位置によりト
ランジスタの特性，抵抗の絶対値はばらつく。その要因
は、第１に拡散時のエッチングによる影響、第２にウェ
ハーから半導体チップを切り出し、ボンディングしモー
ルディングする時に発生する組立上の影響があげられ
る。
る場合、その半導体チップ，ウェハー上の位置によりト
ランジスタの特性，抵抗の絶対値はばらつく。その要因
は、第１に拡散時のエッチングによる影響、第２にウェ
ハーから半導体チップを切り出し、ボンディングしモー
ルディングする時に発生する組立上の影響があげられ
る。
【０００８】さらに詳細に説明すると、エッチングによ
る影響は、パターニング時の場所による酸化膜及びレジ
ストの厚みの不均一性が原因で、トランジスタサイズ，
抵抗素子幅にちがいが出来ることによるものである。こ
れはトランジスタのベース・エミッタ間電圧Ｖｂｅや抵
抗値が場所により異なる異を示し、ペア性を要する回路
素子の配置に制限を与える。
る影響は、パターニング時の場所による酸化膜及びレジ
ストの厚みの不均一性が原因で、トランジスタサイズ，
抵抗素子幅にちがいが出来ることによるものである。こ
れはトランジスタのベース・エミッタ間電圧Ｖｂｅや抵
抗値が場所により異なる異を示し、ペア性を要する回路
素子の配置に制限を与える。
【０００９】次に組立上の影響は、シリコンの結晶格子
の構造も関係するが、ウェハーから半導体チップの切り
出し、ボンディング時、モールディング時樹脂歪み等に
よる物性の機械的応力の影響はチップ上の位置で大きく
異なることによるものである。
の構造も関係するが、ウェハーから半導体チップの切り
出し、ボンディング時、モールディング時樹脂歪み等に
よる物性の機械的応力の影響はチップ上の位置で大きく
異なることによるものである。
【００１０】図４の半導体集積回路装置の下地回路の配
列では同一回路素子を同一の段に配列している。これら
の回路素子を無作為にレイアウトするとペア性を要する
素子が大きくはなれてしまい、特性に影響をおよぼしが
ねない。
列では同一回路素子を同一の段に配列している。これら
の回路素子を無作為にレイアウトするとペア性を要する
素子が大きくはなれてしまい、特性に影響をおよぼしが
ねない。
【００１１】そこで、図４（Ｂ）の増幅回路ではオフセ
ット電圧が小さくなる様、わざわざペアとなる回路素子
を隣接配置指定している。すなわち、絶対値がずれても
ペアとなる回路素子の値の相対比は相殺されるからであ
る。
ット電圧が小さくなる様、わざわざペアとなる回路素子
を隣接配置指定している。すなわち、絶対値がずれても
ペアとなる回路素子の値の相対比は相殺されるからであ
る。
【００１２】このように、従来技術による下地回路構成
では、下地回路の規模が大きくなればなる程注意を要
し、人手作業が必要となる。
では、下地回路の規模が大きくなればなる程注意を要
し、人手作業が必要となる。
【００１３】対応策として、１つの回路素子形成領域
を、１つの回路を構成するに必要な最低限の数の回路素
子を包含する構成にすれば、距離が近づくことになる
が、それでもアナログ回路の構成上、１つの回路素子形
成領域には約１００素子が含まれているのが現状であ
る。
を、１つの回路を構成するに必要な最低限の数の回路素
子を包含する構成にすれば、距離が近づくことになる
が、それでもアナログ回路の構成上、１つの回路素子形
成領域には約１００素子が含まれているのが現状であ
る。
【００１４】図５（Ａ），（Ｂ）は上述のペア性及び回
路素子配置についてわかりやすく説明するためのトラン
ジスタのペア性の特性図及び配置図である。
路素子配置についてわかりやすく説明するためのトラン
ジスタのペア性の特性図及び配置図である。
【００１５】２つのＮＰＮトランジウタＮＴＥ１，ＮＴ
Ｅ２の間隔をｄ、これらＮＰＮトランジスタのベース・
エミッタ間電圧Ｖｂｅの差をΔｂｅとすると、Δｂｅは
間隔ｄに比例する。ΔＶｂｅが２ｍＶ以下であることが
要求されると、２つのＮＰＮトランジスタＮＴＥ１，Ｎ
ＴＥ２は、これらの間隔がΔＶｂｅが２ｍＶ（間隔ｄ
ｓ）以下になるような範囲内のものに限定される。
Ｅ２の間隔をｄ、これらＮＰＮトランジスタのベース・
エミッタ間電圧Ｖｂｅの差をΔｂｅとすると、Δｂｅは
間隔ｄに比例する。ΔＶｂｅが２ｍＶ以下であることが
要求されると、２つのＮＰＮトランジスタＮＴＥ１，Ｎ
ＴＥ２は、これらの間隔がΔＶｂｅが２ｍＶ（間隔ｄ
ｓ）以下になるような範囲内のものに限定される。
【００１６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、１種類の回路素子が一定方向に順次
配列形成された複数の回路素子形成領域ＥＡ１１〜ＥＡ
１４を互いに近接し平行して設けた構成となっており、
これら回路素子形成領域ＥＡ１１〜ＥＡ１４の長さが長
くなるため、ペア性を必要とする２つの回路素子を無作
為に選択して回路を構成する所定の特性が得られること
があり、従って自動化が困難なため手作業が必要とな
り、制作期間が長くなるという問題点があった。
集積回路装置では、１種類の回路素子が一定方向に順次
配列形成された複数の回路素子形成領域ＥＡ１１〜ＥＡ
１４を互いに近接し平行して設けた構成となっており、
これら回路素子形成領域ＥＡ１１〜ＥＡ１４の長さが長
くなるため、ペア性を必要とする２つの回路素子を無作
為に選択して回路を構成する所定の特性が得られること
があり、従って自動化が困難なため手作業が必要とな
り、制作期間が長くなるという問題点があった。
【００１７】本発明の目的は、ペア性を必要とする回路
素子でも無作為に選択することができ、従って自動化が
容易となって製作期間を短縮することができる半導体集
積回路装置を提供することにある。
素子でも無作為に選択することができ、従って自動化が
容易となって製作期間を短縮することができる半導体集
積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、基板上に、予め設定された第１の直径の円内に
複数の能動回路素子が形成された第１の回路素子形成領
域と、予め設定された第２の直径の円内に複数の受動回
路素子が形成された第２の回路素子形成領域と、前記第
１及び第２の回路素子形成領域上にこれら回路素子形成
領域内の能動素子及び受動素子の電極を接続して所定の
機能をはたす回路を形成する配線とを有している。
装置は、基板上に、予め設定された第１の直径の円内に
複数の能動回路素子が形成された第１の回路素子形成領
域と、予め設定された第２の直径の円内に複数の受動回
路素子が形成された第２の回路素子形成領域と、前記第
１及び第２の回路素子形成領域上にこれら回路素子形成
領域内の能動素子及び受動素子の電極を接続して所定の
機能をはたす回路を形成する配線とを有している。
【００１９】また、回路素子形成領域に、複数の能動回
路素子及び受動回路素子が形成された構成を有してい
る。
路素子及び受動回路素子が形成された構成を有してい
る。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２１】図１は本発明の第１の実施例を示す半導体
チップの配置図である。
チップの配置図である。
【００２２】この実施例は、基板１１上に、予め設定さ
れた第１の直径ｄ１円内に複数の抵抗素子ＲＥが形成さ
れた第１の回路素子形成領域ＥＡ１と、予め設定された
第２の直径ｄ２の円内に複数のＰＮＰトランジスタ素子
ＰＴＥが形成され第１の回路素子形成領域ＥＡ１に近接
して設けられた第２の回路素子領域ＥＡ２と、予め設定
された第３の直径ｄ３の円内に複数のＮＰＮトランジス
タ素子ＮＴＥが形成された第２の回路素子形成領域ＥＡ
２に近接して設けられた第３の回路素子形成領域ＥＡ３
と、予め設定された第４の直径の円内に複数の抵抗素子
ＲＥが形成され第３の回路素子形成領域ＥＡ４とを含む
下地回路を形成し、この下地回路の上に絶縁膜（図示省
略）を施した後、この絶縁膜上にこれら回路素子形成領
域ＥＡ１〜ＥＡ４の抵抗素子ＲＥ，ＰＮＰトランジスタ
素子ＰＴＥ，ＮＰＮトランジスタ素子ＮＴＥの電極を接
続する配線ＷＬ及び電源供給用の電源配線ＰＬ１，ＰＬ
２を形成した構成となっている。なお、直径ｄ１〜ｄ４
は、それぞれの回路素子形成領域ＥＡ１〜ＥＡ４内の回
路素子を無作為に選択してペアとして使用してもペア性
を満足するように設定されている。
れた第１の直径ｄ１円内に複数の抵抗素子ＲＥが形成さ
れた第１の回路素子形成領域ＥＡ１と、予め設定された
第２の直径ｄ２の円内に複数のＰＮＰトランジスタ素子
ＰＴＥが形成され第１の回路素子形成領域ＥＡ１に近接
して設けられた第２の回路素子領域ＥＡ２と、予め設定
された第３の直径ｄ３の円内に複数のＮＰＮトランジス
タ素子ＮＴＥが形成された第２の回路素子形成領域ＥＡ
２に近接して設けられた第３の回路素子形成領域ＥＡ３
と、予め設定された第４の直径の円内に複数の抵抗素子
ＲＥが形成され第３の回路素子形成領域ＥＡ４とを含む
下地回路を形成し、この下地回路の上に絶縁膜（図示省
略）を施した後、この絶縁膜上にこれら回路素子形成領
域ＥＡ１〜ＥＡ４の抵抗素子ＲＥ，ＰＮＰトランジスタ
素子ＰＴＥ，ＮＰＮトランジスタ素子ＮＴＥの電極を接
続する配線ＷＬ及び電源供給用の電源配線ＰＬ１，ＰＬ
２を形成した構成となっている。なお、直径ｄ１〜ｄ４
は、それぞれの回路素子形成領域ＥＡ１〜ＥＡ４内の回
路素子を無作為に選択してペアとして使用してもペア性
を満足するように設定されている。
【００２３】今、１０μｍ×２０μｍの回路素子１５０
個を従来例の方法で配列した場合、５０個ずつ３段に配
列したとしても、６０μｍ×５００μｍとなる。これに
対し本発明では直径１９６μｍの円内に納めることがで
きる。ペア性が要求される２つの回路素子の最大間隔が
例えば２００μｍとすると、本発明では１５０個すべて
を無作為に選択することができるが、従来例では、全体
の約１／３程度の範囲内しかペア性を満足するものが得
られないことになる。
個を従来例の方法で配列した場合、５０個ずつ３段に配
列したとしても、６０μｍ×５００μｍとなる。これに
対し本発明では直径１９６μｍの円内に納めることがで
きる。ペア性が要求される２つの回路素子の最大間隔が
例えば２００μｍとすると、本発明では１５０個すべて
を無作為に選択することができるが、従来例では、全体
の約１／３程度の範囲内しかペア性を満足するものが得
られないことになる。
【００２４】図２は本発明の第２の実施例の回路素子形
成領域の配置図である。
成領域の配置図である。
【００２５】この実施例の回路素子形成領域ＥＡ５に
は、複数の抵抗素子ＲＥ，ＰＮＰトランジスタ素子ＰＴ
Ｅ，ＮＰＮトランジスタ素子ＮＴＥが形成されている。
従って１つの回路素子形成領域ＥＡ５で所定の機能をも
つ回路を構成することができ、配線の長さを短かくする
ことができるので、高周波特性の優れた回路を構成する
ことができる利点がある。
は、複数の抵抗素子ＲＥ，ＰＮＰトランジスタ素子ＰＴ
Ｅ，ＮＰＮトランジスタ素子ＮＴＥが形成されている。
従って１つの回路素子形成領域ＥＡ５で所定の機能をも
つ回路を構成することができ、配線の長さを短かくする
ことができるので、高周波特性の優れた回路を構成する
ことができる利点がある。
【００２６】図３は本発明の第３の実施例を示す半導体
チップの配置図である。
チップの配置図である。
【００２７】第１の実施例においては、回路素子形成領
域ＥＡ１〜ＥＡ４が互いに近接して一列に整然と配置さ
れた下地回路となっているが、この実施例では、回路素
子形成領域ＥＡ１〜ＥＡ４，ＥＡ６が任意の配置の下地
回路となっている。この配置は、この下地回路上に形成
される回路を予測し、回路素子の使用効率，配線の引き
まわし等を考慮し行なわれる。
域ＥＡ１〜ＥＡ４が互いに近接して一列に整然と配置さ
れた下地回路となっているが、この実施例では、回路素
子形成領域ＥＡ１〜ＥＡ４，ＥＡ６が任意の配置の下地
回路となっている。この配置は、この下地回路上に形成
される回路を予測し、回路素子の使用効率，配線の引き
まわし等を考慮し行なわれる。
【００２８】
【発明の効果】以上説明したように本発明は、予め設定
された直径の円内に複数の回路素子が形成された回路素
子形成領域を含む下地回路を形成し、この下地回路上に
配線を形成して所定の機能をもつ回路を形成する構成と
することにより、１つの回路素子形成領域内の２つの回
路素子を無作為に選択してこれらをペアとして使用して
もペア性を満足するので、自動化が容易となり、製作期
間を短縮することができる効果がある。
された直径の円内に複数の回路素子が形成された回路素
子形成領域を含む下地回路を形成し、この下地回路上に
配線を形成して所定の機能をもつ回路を形成する構成と
することにより、１つの回路素子形成領域内の２つの回
路素子を無作為に選択してこれらをペアとして使用して
もペア性を満足するので、自動化が容易となり、製作期
間を短縮することができる効果がある。
【図１】本発明の第１の実施例を示す半導体チップの配
置図である。
置図である。
【図２】本発明の第２の実施例の回路素子形成領域の配
置図である。
置図である。
【図３】本発明の第３の実施例の半導体チップの配置図
である。
である。
【図４】従来の半導体集積回路装置の一例を示す半導体
チップの配置図及びこの半導体チップ上に形成された回
路を回路図である。
チップの配置図及びこの半導体チップ上に形成された回
路を回路図である。
【図５】図４に示された半導体集積回路装置のペア性を
必要とするトランジスタのペア性の特性図及び配置図で
ある。
必要とするトランジスタのペア性の特性図及び配置図で
ある。
１，１ａ，１ｘ 半導体チップ １１ 基板 ＥＡ１〜ＥＡ５，ＥＡ１１〜ＥＡ１４ 回路素子形成
領域 ＭＴＥ ＭＯＳトランジスタ素子 ＮＴＥ ＮＰＮトランジスタ素子 ＰＴＥ ＰＮＰトランジスタ素子 ＰＬ１，ＰＬ２ 電源配線 ＲＥ 抵抗素子 ＷＬ 配線
領域 ＭＴＥ ＭＯＳトランジスタ素子 ＮＴＥ ＮＰＮトランジスタ素子 ＰＴＥ ＰＮＰトランジスタ素子 ＰＬ１，ＰＬ２ 電源配線 ＲＥ 抵抗素子 ＷＬ 配線
Claims (2)
- 【請求項１】 基板上に、予め設定された第１の直径の
円内に複数の能動回路素子が形成された第１の回路素子
形成領域と、予め設定された第２の直径の円内に複数の
受動回路素子が形成された第２の回路素子形成領域と、
前記第１及び第２の回路素子形成領域上にこれら回路素
子形成領域内の能動素子及び受動素子の電極を接続して
所定の機能をはたす回路を形成する配線とを有すること
を特徴とする半導体集積回路装置。 - 【請求項２】 回路素子形成領域に、複数の能動回路素
子及び受動回路素子が形成された請求項１記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116992A JP2780553B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116992A JP2780553B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206416A JPH05206416A (ja) | 1993-08-13 |
| JP2780553B2 true JP2780553B2 (ja) | 1998-07-30 |
Family
ID=11493938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP116992A Expired - Lifetime JP2780553B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780553B2 (ja) |
-
1992
- 1992-01-08 JP JP116992A patent/JP2780553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206416A (ja) | 1993-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |